Presentasi sedang didownload. Silahkan tunggu

Presentasi sedang didownload. Silahkan tunggu

RANGKAIAN REGISTER DAN COUNTER ASYNCHRONOUS COUNTER Counter dapat dibagi menjadi 2 kategori yaitu pencacah asinkron (ripple counter) dan pencacah sinkron.

Presentasi serupa


Presentasi berjudul: "RANGKAIAN REGISTER DAN COUNTER ASYNCHRONOUS COUNTER Counter dapat dibagi menjadi 2 kategori yaitu pencacah asinkron (ripple counter) dan pencacah sinkron."— Transcript presentasi:

1 RANGKAIAN REGISTER DAN COUNTER ASYNCHRONOUS COUNTER Counter dapat dibagi menjadi 2 kategori yaitu pencacah asinkron (ripple counter) dan pencacah sinkron. Pada pencacah ripple perubahan keadaan output dari flip- flop digunakan untuk menyulut (mentrigger) flip-flop lainnya. Pada pencacah sinkron pulsa clock input dihubungkan dengan input CP dari semua flip-flop.

2 Binary Ripple Counter Binary Ripple Counter 1 ClockPulse Pencacah binary ripple terdiri dari hubungan seri 4 buah JK flip-flop yang outputnya selalu di komplemen dengan cara membuat input J dan K selalu 1. Flip-flop paling kanan yang merupakan bit LSB menerima pulsa cacah dari clock pulse. Tanda lingkaran pada input CP setiap flip-flop menandakan bahwa output flip-flop akan berubah keadaan bila terjadi perubahan keadaan dari 1 ke 0 pada input CP (negative edge triggering).Perubahan keadan dari output flip-flop akan terjadi mulai dari flip-flop paling kanan dan bergerak kearah kiri. Output dari A 2 -A1 merupakan kode biner 4 bit yang akan mencacah dari desimal Pancacah seperti ini dinamakan up counter. Untuk menghasilkan cacahan yang bergerak turun atau mundur maka A4-A1 diambil dari Q’ setiap flip-flop dan pencacah seperti ini disebut down counter. Q J K A4A4A4A4 A3A3A3A3 A2A2A2A2 A1A1A1A1 Q J K Q J K Q J K

3 BCD RIPPLE COUNTER Pencacah BCD ripple hanya mencacah dari desimal 0-9 atau kode biner 4 bit dari 0000 – Untuk melaksanakan pencacahan seperti ini binary ripple harus dimodifikasi untuk manghasilkan output setiap flip-flop 0000 s/d Q J K Q J K Q J K Q J K Q’ Q8Q8Q8Q8 Q4Q4Q4Q4 Q2Q2Q2Q2 Q1Q1Q1Q1 1 ClockPulse

4 Pada pencacahan BCD ripple diatas kondisi untuk transisi keadaan dari setiap flip-flop seperti berikut ini : 1. Q1 dikomplemen pada setiap perubahan pulsa clock dari 1 ke 0. pulsa clock dari 1 ke Q2 dikomplemen jika Q8 = 0 dan Q1 berubah dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan Q1 berubah dari 1 ke 0. Q1 berubah dari 1 ke Q4 dikomplemen jika Q2 berubah dari 1 ke Q8 dikomplemen jika Q4 Q2 = 1 1 dan Q1 berubah dari 1 ke 0. Q8 di clear/reset jika berubah dari 1 ke 0. Q8 di clear/reset jika salah Q4 atau Q2 = 0 dan Q1 berubah dari 1 salah Q4 atau Q2 = 0 dan Q1 berubah dari 1 ke 0. ke 0.

5 Timing diagram dari BCD ripple counter dapat digambarkan seperti di bawah ini Clock

6 PERANCANGAN SYNCHRONOUS COUNTER Counter sinkron menyimpan kode bilangan biner dan numerik atau menurunkan bilangan biner setiap terjadi clock. Counter seringkali di jelaskan dengan banyaknya bit (Flip-Flop ) yang terdapat didalamnya seperti counter 3 bit. Sebuah counter dapat dijelaskan dengan jumlah keadaan atau counter bermodulus 5 ( juga disebut counter pembagi 5 ). Contoh 1. Rancang 3 bit binary counter dengan T-FF, dengan tabel eksitasi sebagai berikut :

7 Contoh 1. Tabel eksitasi Persamaan eksitasi adalah TA = BC TB = C TC = 1 PS A B C A B CNS INPUT FF TA TB TC TA TB TC

8 Contoh 1. Gambar rangkaian digital T-FF A TA A’ A B’B C C’ T-FF C TC T-FF B TB CLK “1”

9 Contoh 2. Buatlah counter dengan diagram keadaan sebagai berikut menggunakan JK-FF Illegal State Recovery

10 Contoh 2. Tabel eksitasi Persamaan eksitasi adalah JA = BCKA = B JB = CKB = 1 JC = 1KC = 1 PS A B C A B CNS INPUT JK - FF JA KA JB KB JC KC JA KA JB KB JC KC X 0 X 1 X 0 X 0 X 1 X 0 X 1 X X 1 0 X 1 X X 1 1 X X 1 0 X 1 X X 1 0 X 1 X X 1 X 1 1 X X 1 X 1 X 0 0 X 1 X X 0 0 X 1 X X 0 1 X X 1 X 0 1 X X 1 X 1 X 1 0 X X 1 X 1 0 X X 1 X 1 X 1 X 1 X 1 X 1

11 Contoh 2. Gambar rangkaian logika JK - FF A KA JA A’ A B’B C C’ “1” JK - FF B KB JB JK - FF C KC JC

12 RANGKAIAN REGISTER DAN COUNTER BCD COUNTER Perancangan decode counter, untuk menghitung dari 0 hingga 9 dan disebut BCD Counter. Diperlukan 4 bit untuk mencapai 9 ( 1001 ), jadi ada 16 keadaan, 10 keadaan diurutan hitungan utama dan 6 illegal state. Counter ini memiliki input eksternal X, bila X = 1 Counter ini menghitung naik dan bila X = 0 counter ini menghitung turun.

13 Lanjutan ….. a/ 0000 f/ 0101 i/ 1000 h/ 0111 j/ 1001 g/ 0110 b/ 0001 e/ 0100 c/ 0010 d/ 0011 k,l,m n,o,p Dengan K/1010 L/1011 M/1100 N/1101 O/1110 P/1111

14


Download ppt "RANGKAIAN REGISTER DAN COUNTER ASYNCHRONOUS COUNTER Counter dapat dibagi menjadi 2 kategori yaitu pencacah asinkron (ripple counter) dan pencacah sinkron."

Presentasi serupa


Iklan oleh Google