DIAGRAM WAKTU Cara anilisis respons output terhadap kombinasi input- inputnya pada periode waktu tertentu, Karena dalam rangkaian logika sering terjadi panjang dan lebar sinyal pada dua masukan tidak sama, hal ini karena ada perubahan waktu yang berbeda pada kedua sinyal tsb. Peralatanyang digunakandisebut: Timing Diagram(Diagram pe-waktu-an). Berikut ini adalah masukan dan keluaran dari gerbang AND berdasarkan diagram waktu
TEORI PERSAMAAN BOOLEAN Rangkaian LOGIKA (DIGITAL) dibentuk dari gabungan beberapa GATE Penjabaran rangkaian logika menggunakan sifat-sifat ALJABAR BOOLEAN Sifat-sifat persamaan BOOLEAN: