WAVEFORM Part 1 Pertemuan 4 ~ It all begins ~ Juniarto Budiman Galih Kenang Avianto
TUJUAN PRAKTIKUM Menjelaskan langkah-langkah : membuat dan menyunting waveform menambah sinyal melakukan simulasi persamaan Boolean melakukan simulasi persamaan Boolean secara kontinu Menjelaskan cara-cara mengkonversi diagram waktu ke dalam file gambar
TODAY ON LAb Membuat Waveform Menambah Sinyal Menyunting Waveform Simulasi Persamaan Boolean Simulasi Persamaan Boolean Secara Kontinu Mengkonversi Diagram Waktu ke dalam File Gambar
Pendahuluan Apa sih Waveform?? (0_o)a Waveform merupakan bentuk paling sederhana dari sinyal yang menyusun diagram waktu. Waveform berulang yang digambarkan secara otomatis dalam jendela Diagram disebut clock. Dengan Verilogger Pro kita dapat membuat waveform dan melakukan analisis waktu.
Menambahkan Clock Clock merupakan sinyal berulang yang digambarkan secara otomatis berdasarkan atribut-atributnya: period, frequency, duty cycle, edge jitter, offset, dan parameter lain.
Menambahkan Clock Terdapat tiga bagian input dalam kotak dialog Edit Clock Parameters: Label Section - Dalam edit box, terdapat nama clock default. - Nama clock haruslah berupa sedikitnya satu karakter (tidak mengandung spasi). - Tambahkan suffix $BAR pada akhir nama clock untuk menunjukkan bahwa sinyal merupakan active low. Nama- nama sinyal active low ditampilkan dengan garis yang digambarkan pada nama clock. - Reference Clock memungkinkan kita menghubungkan clock yang aktif saat ini dengan clock lain dalam diagram.
Menambahkan Clock 2. Clock Rate Section - Clock Rate dapat dimasukan sebagai frequency atau period. - Clock rate haruslah bilangan real positif yang memiliki unit yang dikontrol oleh radio button di bagian kanan edit box.
Menambahkan Clock 3. Clock Properties Section Clock secara normal bernilai tinggi pada waktu nol. Starting offset mengeser transisi edge ke depan berdasarkan nilai waktu yang dimasukan. Edit box offset menerima nilai waktu valid atau formula waktu. Duty cycle menentukan berapa lama clock bernilai tinggi selama periode yang ditentukan. Duty cycle adalah persentase dari periode (0 < duty < 100). Kotak edit duty cycle menerima waktu valid atau formula waktu.
Menambahkan Clock 3. Clock Properties Section Edge jitter adalah metode lain dalam penambahan ketidakpastian. Nilai yang dimasukan untuk jitter menjadi sebuah area dari ketidakpastian baik sebelum atau setelah terjadi edge. Sebagai contoh, nilai 10ns akan menyebabkan sebuah area ketidakpastian 20ns dipusatkan sekitar edge yang terpilih. Buffer delay mensimulasi sinyal clock signal melalui sebuah buffer. Nilai ini merepresentasikan jumlah waktu bahwa clock dapat valid atau tidak selama salah satu transisinya.
Menambahkan Clock Buffer delay - Penambahan ketidakpastian pada edge clock menyebabkan clock digambarkan dengan daerah ketidakpastian abu-abu sebelum atau setelah terjadinya edge. -Kotak edit buffer delay menerima nilai waktu valid atau formula waktu valid. - Delay Correlations memungkinkan kita untuk menghubungkan perilaku dari delay-delay dalam sebuah rancangan. - Delay yang berkaitan dengan edge dari rising clock dan falling clock dapat dihubungkan dengan cara yang sama menggunakan Rising Delay Correlation, kotak edit Falling Delay Correlation dan Rise to Fall Correlation.
Menambahkan Clock Kotak invert digunakan untuk membalik clock sedemikian sehingga clock bernilai low pada waktu nol. Apabila kita salah merancang clock, maka klik ganda pada segmen clock untuk membuka kotak dialog Edit Clock Parameters. Cara lain adalah dengan mengklik ganda nama clock sehingga terbuka kotak dialog Signal Properties dan kemudian pilih button clock properties.
Menambah Sinyal
Menggambarkan Waveform Sinyal
Menyunting Waveform
Menyunting Waveform
Simulasi Persamaan Boolean Simulasi persamaan Boolean dapat dilakukan dalam VHDL, Verilog, atau SynaptiCAD. Format SynaptiCAD mendukung operator-operator berikut : Operator Simbol and & or | nand ~ (&) nor ~ ( | ) xor ^ not ~, ! delay #
Simulasi Persamaan Boolean Sebelum simulasi persamaan Boolean dilakukan, gunakan teknik-teknik yang telah dibahas untuk membuat dan mengatur sinyal sehingga transisi sinyalnya sama seperti gambar berikut:
Simulasi Persamaan Boolean
Simulasi Persamaan Boolean
Simulasi Persamaan Boolean Secara Kontinu
Simulasi Persamaan Boolean Secara Kontinu
Mengkonversi Diagram Waktu ke dalam File Gambar
Mengkonversi Diagram Waktu ke dalam File Gambar
Mengkonversi Diagram Waktu ke dalam File Gambar
Mengkonversi Diagram Waktu ke dalam File Gambar
SEKIAN… (yeay!)
TUGAS 4
The rules Pukul 23.59 Waktu GMail DEADLINE Jumat,30 September 2011 Pukul 23.59 Waktu GMail Dikirim ke : radig1112ganjil@gmail.com Subject Email : tugas4_NRP Terkecil Nama File : tugas4_NRP Terkecil.doc/.docx (Dalam word BUKAN ppt) Cantumkan NRP Kelompok Di Pojok Kanan Atas File dan Body Email JANGAN TELAT YA.. !