RANGKAIAN REGISTER DAN COUNTER ASYNCHRONOUS COUNTER Counter dapat dibagi menjadi 2 kategori yaitu pencacah asinkron (ripple counter) dan pencacah sinkron. Pada pencacah ripple perubahan keadaan output dari flip-flop digunakan untuk menyulut (mentrigger) flip-flop lainnya. Pada pencacah sinkron pulsa clock input dihubungkan dengan input CP dari semua flip-flop.

Binary Ripple Counter A4 A3 A2 A1 1 Q J Q J Q J Q J Clock Pulse K K K Pencacah binary ripple terdiri dari hubungan seri 4 buah JK flip-flop yang outputnya selalu di komplemen dengan cara membuat input J dan K selalu 1. Flip-flop paling kanan yang merupakan bit LSB menerima pulsa cacah dari clock pulse. Tanda lingkaran pada input CP setiap flip-flop menandakan bahwa output flip-flop akan berubah keadaan bila terjadi perubahan keadaan dari 1 ke 0 pada input CP (negative edge triggering).Perubahan keadan dari output flip-flop akan terjadi mulai dari flip-flop paling kanan dan bergerak kearah kiri. Output dari A2-A1 merupakan kode biner 4 bit yang akan mencacah dari desimal 0-15. Pancacah seperti ini dinamakan up counter. Untuk menghasilkan cacahan yang bergerak turun atau mundur maka A4-A1 diambil dari Q’ setiap flip-flop dan pencacah seperti ini disebut down counter.

BCD RIPPLE COUNTER Pencacah BCD ripple hanya mencacah dari desimal 0-9 atau kode biner 4 bit dari 0000 – 1001. Untuk melaksanakan pencacahan seperti ini binary ripple harus dimodifikasi untuk manghasilkan output setiap flip-flop 0000 s/d 1001. Q J K Q’ Q8 Q4 Q2 Q1 1 Clock Pulse

Pada pencacahan BCD ripple diatas kondisi untuk transisi keadaan dari setiap flip-flop seperti berikut ini : 1. Q1 dikomplemen pada setiap perubahan pulsa clock dari 1 ke 0. 2. Q2 dikomplemen jika Q8 = 0 dan Q1 berubah dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan Q1 berubah dari 1 ke 0. 3. Q4 dikomplemen jika Q2 berubah dari 1 ke 0. 4. Q8 dikomplemen jika Q4 Q2 = 1 1 dan Q1 berubah dari 1 ke 0. Q8 di clear/reset jika salah Q4 atau Q2 = 0 dan Q1 berubah dari 1 ke 0.

Timing diagram dari BCD ripple counter dapat digambarkan seperti di bawah ini. 1 0 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 Clock 01 02 04 08

PERANCANGAN SYNCHRONOUS COUNTER Counter sinkron menyimpan kode bilangan biner dan numerik atau menurunkan bilangan biner setiap terjadi clock. Counter seringkali di jelaskan dengan banyaknya bit (Flip-Flop ) yang terdapat didalamnya seperti counter 3 bit. Sebuah counter dapat dijelaskan dengan jumlah keadaan atau counter bermodulus 5 ( juga disebut counter pembagi 5 ). Contoh 1. Rancang 3 bit binary counter dengan T-FF, dengan tabel eksitasi sebagai berikut :

Contoh 1. Tabel eksitasi PS A B C NS INPUT FF TA TB TC 0 0 0 0 0 1 Persamaan eksitasi adalah TA = BC TB = C TC = 1 PS A B C NS INPUT FF TA TB TC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 1 1

Contoh 1. Gambar rangkaian digital T-FF A TA A’ B’ B C C’ TC TB CLK “1”

Contoh 2. Buatlah counter dengan diagram. keadaan sebagai berikut Contoh 2. Buatlah counter dengan diagram keadaan sebagai berikut menggunakan JK-FF 000 010 001 110 100 101 111 011 Illegal State Recovery

Contoh 2. Tabel eksitasi Persamaan eksitasi adalah JA = BC KA = B JB = C KB = 1 JC = 1 KC = 1 PS A B C NS A B C INPUT JK - FF JA KA JB KB JC KC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 X 0 X 1 X 0 X 1 X X 1 1 X X 1 0 X 1 X X 1 X 1 X 0 0 X 1 X X 0 1 X X 1 X 1 X 1 0 X X 1 X 1 X 1

Contoh 2. Gambar rangkaian logika JK - FF A KA JA A’ B’ B C C’ “1” KB JB KC JC

RANGKAIAN REGISTER DAN COUNTER BCD COUNTER Perancangan decode counter, untuk menghitung dari 0 hingga 9 dan disebut BCD Counter. Diperlukan 4 bit untuk mencapai 9 ( 1001 ), jadi ada 16 keadaan, 10 keadaan diurutan hitungan utama dan 6 illegal state. Counter ini memiliki input eksternal X, bila X = 1 Counter ini menghitung naik dan bila X = 0 counter ini menghitung turun.

Lanjutan ….. Dengan K/1010 L/1011 M/1100 N/1101 O/1110 P/1111 a/ 0000 f/ 0101 i/ 1000 h/ 0111 j/ 1001 g/ 0110 b/ 0001 e/ 0100 c/ 0010 d/ 0011 k,l,m n,o,p Dengan K/1010 L/1011 M/1100 N/1101 O/1110 P/1111