PIPELINING INSTRUCTION

Slides:



Advertisements
Presentasi serupa
Pertemuan 6 (Organisasi Input/Output)
Advertisements

PERTEMUAN II BUS-BUS SISTEM.
Struktur CPU.
Struktur CPU Organisasi Komputer TATA SUMITRA M.KOM HP
PERTEMUAN MINGGU KE-11 SISTEM INPUT / OUTPUT.
PERTEMUAN MINGGU KE-13 PIPELINE DAN RISC.
PERTEMUAN MINGGU KE- 10 CONTROL UNIT.
Organisasi Komputer : Struktur dan Fungsi Komputer 2
Mode Pengalamatan.
FUNGSI DAN KOMPONEN UTAMA CPU
PERTEMUAN MINGGU KE-13 PIPELINE DAN RISC OLEH SARI NY.
NAMA KELOMPOK NPM  ANDRIANA RESTIASARI  JULAEHA  JEN RETNO ERYANI DOSEN PEMBIMBING : NAHOT FRASTIAN UNIVERSITAS.
Pertemuan ke - 5 Struktur CPU
Pertemuan 3 Arsitektur Komputer II
© 2009 Fakultas Teknologi Informasi Universitas Budi Luhur Jl. Ciledug Raya Petukangan Utara Jakarta Selatan Website:
Organisasi dan Arsitektur Komputer
Struktur CPU By Serdiwansyah N. A..
Organisai dan arsitektur komputer
SISTEM KOMPUTER STRUKTUR CPU NI KETUT ESATI, S.Si.
BAB 3 Struktur CPU.
CPU (CENTRAL PROCESSING UNIT)
PERTEMUAN MINGGU KE-13 PIPELINE DAN RISC.
PERTEMUAN KE-2 PERKULIAHAN SISTEM OPERASI
ORGANISASI & ARSITEKTUR KOMPUTER 2 STRUKTUR & FUNGSI CPU IBP WIDJA, MT
Arsitektur dan Organisasi Komputer
PIPELINE DAN PROSESOR PARALEL
Reduced Instruction Set Computers
Pipelining.
Organisasi dan arsitektur komputer
Central Processing Unit
Sistem Operasi Pertemuan 6.
PROSESOR DLX.
Arsitektur & Organisasi Komputer BAB IIi STRUKTUR CPU Oleh : Bambang Supeno, ST., MT. Sep-17 Arsitektur & Organisasi Komputer.
PIPELINE DAN PROSESOR PARALEL
Komponen CPU (2) ALU,I/O Interconnection & Interupsi
Struktur dan Fungsi CPU (II)
PERTEMUAN MINGGU KE-11 SISTEM INPUT / OUTPUT.
Organisasi dan Arsitektur Komputer
Pertemuan 4 STRUKTUR CPU Author: LINDA NORHAN, ST.
CPU (CENTRAL PROCESSING UNIT)
Struktur CPU.
Pertemuan 2 Organisasi Komputer II
12. Teknologi Pipeline By Serdiwansyah N. A..
KLASIFIKASI ARSITEKTURAL
ORGANISASI PROSESSOR, REGISTER DAN SIKLUS INSTRUKSI
Pertemuan 12 (PIPELINING)
Abdul Wahid STRUKTUR CPU JURUSAN TEKNIK INFORMATIKA
Reduced Instruction Set Computers
Stallings W., Organisasi dan Arsitektur Komputer, Prentice Hall, 1996
PIPELINING INSTRUKSI Created by : Rizka Ariyanto ( )
KOMPUTER SIMPLE AS POSSIBLE (SAP-1)
Struktur CPU PERTEMUAN 3 Bambang Irawan S.Kom;M.Kom.
CPU (CENTRAL PROCESSING UNIT)
PENGANTAR TEKNOLOGI INFORMASI
PERTEMUAN MINGGU KE-11 PIPELINE DAN RISC.
ORGANISASI & ARSITEKTUR KOMPUTER
Pertemuan ke - 6 Organisasi Komputer
Pertemuan IV Struktur dan Fungsi CPU (III)
Pertemuan ke - 5 Struktur CPU
ARSITEKTUR & ORGANISASI KOMPUTER
Pertemuan ke 3 Struktur CPU
PROCESSOR.
Struktur CPU.
PERTEMUAN MINGGU KE- 10 CONTROL UNIT.
Struktur CPU.
Universitas Trunojoyo
CPU (CENTRAL PROCESSING UNIT)
Pengenalan Sistem komputer & Sistem Operasi [Bagian 1] -Komponen Sistem- MODUL Maria Cleopatra, S.Kom Modul Sistem Operasi / Unindra / 2011.
PERTEMUAN MINGGU KE-13 PIPELINE DAN RISC.
Struktur CPU.
Transcript presentasi:

PIPELINING INSTRUCTION

Group 9 Endah Parastuti ( 08 018 325 ) Yeti Wijayanti ( 08 018 330 ) Tri Mayasari ( 08 018 331 ) Andi Rofik Lutfi H ( 08 018 351 ) Agus Dwi Nuryanto ( 08 018 368 )

PENGERTIAN PIPELINING => Input baru akan diterima pada sebuah sisi sebelum input yang diterima sebelumnya keluar sebagai output di sisi lainnya. Pipeling Intruksi mirip dengan penggunaan rangkaian perakitan pada pabrik, rangkaian perakitan memanfaatkan kelebihan yang didapat dari fakta bahwa suatu produk diperoleh dengan melalui berbagai tahapan instruksi.

=> Dengan menaruh proses produksi diluar rangkaian perakitan, maka produk yang berada diberbagai tahapan dapat bekerja secara bersamaan

SIKLUS INSTRUKSI Fetch : Siklus pengambilan data kememori atau register Execute : menginterpretasikan opcode dan melakukan operasi yang di indikasikan Interrupt : apabila interrupt diaktifkan dan interrupt telah terjadi, simpan status proses saat itu dan layani interupsi

Pipeline - Pengolahan Instruksi pengambilan instruksi pengeksekusian instruksi terdapat waktu yang dibutuhkan selama proses eksekusi sebuah instruksi pada saat memori sedang tidak diakses waktu ini dapat digunakan untuk mengambil instruksi berikutnya secara paralel (bersamaaan) dengan eksekusi instruksi saat itu

Tahapannya independen, karena tiap tahapan bekerja sendiri * Tahapannya independen, karena tiap tahapan bekerja sendiri. Kedua bekerja dalam waktu yang bersamaan. Ada 2 tahap: - Tahap pertama mengambil instruksi dan mem-buffer- kannya Ketika tahapan kedua bebas, tahapan pertama mengirimkan instruksi yang di-buffer-kan tersebut Pada saat tahapan kedua sedang mengeksekusi instruksi, tahapan pertama memanfaatkan siklus memori yang tidak dipakai untuk mengambil dan mem-buffer-kan instruksi berikutnya. => Proses ini disebut instruction prefetch/ fetch overlap

EFEK PIPELINE Mempercepat eksekusi instruksi Apabila tahapan pengembalian tahapan dan eksekusi instruksi memerlukan waktu yang sama, maka siklus instruksinya akan berkurang menjadi separuhnya

Dekomposisi Pengolahan Instruksi Fetch Instruksion (FI) : membaca instruksi berikutnya ke dalam buffer Decode instruction (DI) : menentukan opcode dan ooperand specifier Calculate operand (CO) : menghitung alamat efektif seluruh operand sumber. Hal ini mungkin melibatkan displacement, register indirect, atau bentuk kalkulasi alamat lainnya Fetch operand (FO) : mengambil semua operand dari memori. Operand-operand yang berada di register tidak perlu di ambil Execute instruktions (EI) : melakukan operasi yang di indikasikan dan menyimpan hasilnya. Write operand (WO) : menyimpan hasilnya di dalam memori

Efek Dekomposisi Bermacam tahapan dapat memiliki durasi yang hampir sama Contoh : pipeline 6 tahap dapat mengurangi waktu eksekusi 9 buah instruksi dari 54 satuan waktu menjadi 14 satuan waktu

KESIMPULAN Pipelining Instruction merupakan metode pengambilan dan dekode instruksi (pra-pengolahan) dimana pada waktu tertentu beberapa instruksi program ada pada berbagai tahap untuk diambil atau didekode. Tahapan pipeline sangat independen, karena tiap tahapan bekerja sendiri, dan dalam waktu bersamaan.

…Sekian…