PERTEMUAN 10 RANGKAIAN SEKUENSIAL

Presentasi berjudul: "PERTEMUAN 10 RANGKAIAN SEKUENSIAL"— Transcript presentasi:

1 PERTEMUAN 10 RANGKAIAN SEKUENSIAL

2 Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : FLIP – FLOP - RS FF - JK FF - D FF - T FF

3 Salah satu rangkaian logika yang sangat bermanfaat yaitu rangkaian sekuensial yang di interkoneksikan untuk menyimpan, pewaktu, perhitungan dan pengurutan. Bentuk dasar dari rangkaian sekuensial adalah rangkaian flip-flop yang dirangkai dari gerbang logika seperti NAND dan AND dimana jika kondisi input berubah ,maka keadan ouput pun akan berubahpula.

4 Rangkaian sekuensial merupakan rangkaian kombinasional yang mempunyai feed back.
Untuk menggambarkan operasi rangkaian sekuensial digunakan diagram waktu (timing diagram) yaitu gambaran bagaimana sinyal-sinyal masukan berinteraksi untuk menghasilkan sinyal keluaran. Keadaan suatu output dari suatu rangkaian kombinasi tidak bergantung pada keadaan input sebelumnya sehingga apabila ada informasi masuk ,maka informasi tersebut akan segera mempunyai ingatan (memory ) yang sangat jelek.

5 Untuk mengatasi keadaan tersebut ,dibutuhkan suatu rangkaian yang outputnya tidak hanya bergantung pada input ,tetapi juga pada ouput sebelumnya. Rangkaian tersebut dinamakan rangkaian sekuensial dengan kata lain ,rangkaian tersebut mempunyai kemampuan mengingat yang sangat baik.

6 Rangkaian dasar yang dapat dipakai untuk membentuk rangkaian sekuensial dinamakan flip flop atau multivibrator, karena kondisi kedua outputnya selalu stabil dimana keluarannya adalah suatu tegangan rendah (0) atau tinggi (1).Keluaran ini akan tetap rendah atau tinggi selama belum ada

7 masukkan yang merubah keadaan tersebut
masukkan yang merubah keadaan tersebut.Rangkaian yang bersangkutan harus di drive (dikendalikan) oleh suatu masukkan yang disebut pemicu ( trigger),keaadan ini akan berubah kembali jika ada masukan pemicu lagi. Ada tiga jenis multivibrator bistabil (flip-flop) yaitu: (a) astabil (b) monostabil (c) bistabil

8 FLIP - FLOP (Elemen bistabil) dan Memory
Memory adalah bagian dari komputer untuk menyimpan data dan program. Sifat memori Non Volatile dan Volatile terutama volatile dibedakan menjadi dynamic dan statics memory. Prinsip kerja dynamic memori berdasarkan penyimpan arus listrik pada kapasitor oleh karena itu ,data dan informasi yang tersimpan akan cepat rusak

9 berbeda halnya dengan static memori
berbeda halnya dengan static memori. Memori ini bekerja atas dasar arus balik dari pada gate yang dihubungkan saling menyilang sehinngga akan memberikan suatu keadaan yang stabil. Termasuk kategori static memori adalah rangkaian FLIP-FLOP Flip-flop merupakan suatu rangkaian logika yang dapat menyimpan (memory) informasi dalam digit bilangan biner “1” dan “0’. Adalah suatu rangkaian sekuensial yang mampu bertahan pada satu kondisi yang stabil.

10 Sebuah pulsa input akan mengatur flip-flop pada satu kondisi stabil dan bertahan sampai pulsa berikutnya. Flip-flop mampu menyimpan satu bit informasi sampai digunakan rangkaian lainnya. Flip-flop adalah bentuk yang paling sederhana sebab kondisi outputnya dapat dibuat “1” dengan jalan memasukkan sejenak logik 1 atau 0 pada input masukkan.

11 Ouput akan berada pada kondisi “1” walaupun input set berubah dan dapat dikembalikan ke kondisi 0 dengan jalan memasukkan logika yang sesuai kepada input resetnya. Sekali ouput flip-flop di reset ke logika 0 keadaan tetap bertahan sampai satu pulsa baru dimasukkan lagi ke dalam input set informasinya.

12 Flip –flop biasanya mempunyai dua buah ouput yang selalu berada dalam kondisi berlawanan ,yaitu Q dan Q` . Didalam teknik digital flip-flop dapat digolongkan dalam beberapa jenis menurut cara menyimpannya. Beberapa jenis flip-flop itu adalah: RS flip-flop; Cloks RS flip-flop; D flip-flop, T Flip-flop dan JK flip-flop

13 1. Reset Set Flip-flop (RS FF atau SR FF)

14 Cross Nand RS FF NC = No Change
RS flip flop dapat diwujudkan dengan interkoneksi dua gerbang nand atau or R S Q Kondisi * Pacu 1 Set Reset NC Tidak Berubah Cross Nand RS FF NC = No Change

15 Cross Nor RS FF R S Q Kondisi NC Tidak Berubah 1 Set Reset * Pacu

16 KEADAAN PACU (RACE CONDITION)
_ Keadaan dimana Q = Q disebut keadaan pacu / lomba. Keadaan ini tidak pernah dipakai karena dapat menimbulkan operasi yang tidak dapat diramalkan Ket : Pacu = terlarang = inhibit Hold = Tetap = Tidak berubah = sama dengan kondisi sebelumnya

17 2. RS CLOCK FF

18 2. RS CLOCK Flip-flop Di dalam system digital sering terjadi beberapa buah RS flip-flop yang akan bekerja bersamaan (synchron).untuk mengatasi hal itu maka diperlukan suatu alat pengontrol yang bekerja mengatur proses dari rangkaian tersebut. Peralatan tersebut dinamakan clock.

19 Dengan adanya alat pengontrol tersebut ,ouput akan berubah hanya pada saat pulsa clok diberikan (clok =1 ) apabila pulsa clock diputuskan (clock =0), maka output dari flip-flop tidak akan mengalami perubahan.

20 Tabel Kebenaran sbb: CLK R S Q Kondisi NC Tetap 1 Reset Set * Pacu

21 Dengan menambahkan sepasang gerbang NAND pada input rangkaian dari RS latch, kita mempunyai 2 tujuan yaitu : normal daripada input-inputnya diinverter, dan sebuah input yang ketiga pada kedua gerbang dimana kita dapat mensinkronkan rangkaian.

22 RS NAND Latch yang diclock digambarkan dibawah.

23 Rangkaian RS latch yang diclock sangat mirip dengan operasi latch dasar yang anda lihat pada halaman sebelumnya. Input S dan R umumnya berlogika 0,dan harus dirubah ke logika 1 untuk mengubah kondisi dari latch. Bagaimanapun, dengan input ketiga, faktor baru telah ditambahkan.

24 Inputnya dilambangkan C atau CLK, karena dikontrol oleh sebuah rangkaian clock, yang digunakan untuk mensinkronkan beberapa dari rangkaian latch satu sama lain. Outputnya hanya dapat berubah ketika input CLK berlogika 1. Ketika CLK berlogika 0, input S dan input R tidak mempunyai efek pada outputnya.

25 Untuk operasi yang benar, input R dan input S seharusnya berlogika 1, kemudian input CLK seharusnya berlogika 1 dan berlogika 0 kembali. Pada akhirnya , input yang telah dipilih seharusnya kembali berlogika 0. RS latch yang diclock memecahkan beberapa masalah pada rangkaian RS latch, dan kontrol yang lebih tepat pada proses latch.

26 Bagaimanapun juga, RS latch yang diklok ini tidak memberikan solusi yang sempurna. Sebuah masalah yang penting pada rangkaian latch ini dapat dengan mudah berubah pada input S dan input R ketika masih pada input CLK berlogika 1.

27 Ini mengakibatkan rangkaian untuk sering berubah state sebelum input CLK yang berubah ke logika 0.
Salah satu cara untuk mengurangi masalah ini adalah menjaga CLK berlogika 0 hampir disemua waktu, dan membolehkan hanya satu perubahan menjadi logika 1.

28 Bagaimanapun juga, cara ini belum dapat menjamin bahwa latch akan hanya berubah state saat sinyal clock pada logika 1. Sinyal harus mempunyai durasi waktu yang tepat untuk memastikan semua latch mempunyai waktu untuk meresponnya, pada waktu itu, semua latch dapat merespon semua perubahan.

29 Jalan yang terbaik adalah memastikan latchnya hanya dapat mengubah output pada satu siklus clock.

30 DETAK (CLOCK) Komputer menggunakan ribuan flip flop untuk mengkoordinasi aktifitas seluruh sistem. Sinyal gelombang persegi yang disebut jam atau detak (clock) dikirim ke setiap flip flop. Sinyal ini mencegah flip flop tersebut dari perubahaan yang terjadi sebelum tiba waktu yang tepat.

31

32 PEMICU FLIP FLOP Flip flop dapat dikelompokkan menjadi sinkron dan asinkron. Flip flop sinkron adalah flip flop yang mempunyai masukan detak (clock) sedangkan asikron tidak. Flip flop sinkron juga dapat dibagi ke dalam 2 golongan yaitu terpacu pinggir (edge triggered) dan majikan budak (master slave). Edge triggered adalah pengubahan keadaan keluaran dari sebuah flip flop pada saat pewaktu (sinyal clock) berubah keadaan.

33 Pemicuan yang terjadi pada tepi naik (leading edge) dari pulsa sinyal disebut pemicuan tepi positif (positive edge triggered). Pemicuan yang terjadi pada tepi turun (trailing edge) dari pulsa sinyal disebut pemicuan tepi negatif (negative edge triggered) active high level leading edge trailing edge    leading edge trailing edge active low level

34 Sebuah flip flop master slave adalah kombinasi dari dua buah penahan yang diatur oleh sinyal pendetak, penahan pertama disebut majikan (master), penahan yang kedua disebut budak (slave). Majikan merupakan penahan yang diatur oleh sinyal pendetak positif sedangkan budak merupakan penahan yang diatur oleh sinyal pendetak negatif.

35 Pola operasinya adalah sebagai berikut :
Pada saat sinyal detak berada pada tingkat tinggi, majikannya yang aktif dan budaknya tidak aktif Pada saat sinyal detak berada pada tingkat rendah, majikannya tidak aktif dan budaknya menjadi aktif

36 3. Data FF D

37 3. D- flip flop (D-FF) Flip flop ini fungsinya untuk menyimpan data sebanyak 1 bit untuk sementara waktu data atau delay flip-flop ini sering juga disebut sebagi D-LATCH. Rangkaian flip-flop ini hampir sama dengan clock RS flip-flop ,hanya saja input diganti dengan D yang juga ,sebagai input dengan memakai fungsi not (memakai sebuah inverter ).

38

39 CLK D Q x NC 1 X  

40 PR CLR CLK D Q X Terlarang 1 NC  

41 Tonggle Flip Flop (a) Logic diagram The T flip-flop is a single input version of the JK flip-flop.

42 (b) Graphical symbol

43 PRESET DAN CLEAR Pada waktu catu tegangan baru dinyalakan, flip flop akan menempati keadaan yang rambang. Penekanan tombol reset induk harus dilakukan pada saat memulai operasi sebuah komputer. Dengan ini akan dikirim sinyal clear (reset) kepada semua flip flop. Disamping itu, pada beberapa komputer dibutuhkan pula sinyal preset (sinonim dengan set) untuk mengaktifkan flip flop tertentu sebelum komputer bekerja

44 4. JK FF

45 (c) Transition table

46 4. JKc flip flop Rangkaaian ini hanya dibentuk dari dua buah clock RS flip-flop yang dihubungkan menjadi satu . kedua output dari flip-flop yang pertama masuk ke dalam input dari flip-flop yang kedua.selanjutnya ,output dari flip-flop yang kedua diumpan balik kembali sebagai input dari flip-flop yang pertama . flip-flop yang pertama disebut master(induk ),sedangkan flip-flop yang kedua disebut slave (pembantu ).

47 sifat pembantu itu akan selalu mengikuti sifat dari
induk (master) Untuk mencegah kemungkinan keadaan "race" yang terjadi jika kedua input S dan input R berlogika 1 dan input CLK turun dari logika 1 ke logika 0, kita harus mencegah salah satu dari input mempengaruhi master latch pada rangkaian.

48 Pada waktu yang sama, kita juga ingin flip-flop tersebut berganti kondisi pada setiap saat input CLK " falling edge". Maka dari itu, input S atau R perlu dimatikan tergantung pada keadaan sekarang dari slave latch output.

49 Jika output Q berlogika 1 (flip-flopnya dalam keadaan "Set"), input S tidak dapat merubah kondisi itu. Maka dari itu, kita dapat mematikan input S tanpa perlu mematikan flip-flop. Di samping itu, jika output Q berlogika 0 (flip-flop dalam keadaan Reset), input R dapat dimatikan tanpa menimbulkan kerusakan. Jika dapat menyelesaikan tanpa ada kerusakan, sudah dapat memecahkan masalah keadaan "race".

50 Pada RS Flip-Flop akan ditambahkan 2 jalur baru dari output Q dan output Q' menuju ke input gate sebenarnya. Mengingat bahwa sebuah NAND dapat mempunyai banyak input, sehingga tidak menyebabkan masalah. Untuk membedakan input dari RS maka S digantikan J, dan R digantikan K. Keseluruhan rangkaian disebut JK flip-flop.

51 Rangkaiannya dapat digambar dibawah ini.

52 Pada umumnya, JK flip-flop mirip dengan RS flip-flop.
Output Q and output Q' akan berubah state pada saat sinyal CLK jatuh , dan input J & K akan mengontrol output yang akan datang. Tetapi terdapat beberapa perbedaan penting. Karena satu dari dua input yang selalu didisabled sesuai dengan keadaan output yang telah dicapai oleh flip-flop, master latch tidak dapat berganti keadaan sebelumnya dan maju jika input CLK berlogika 1

53 Meskipun begitu, input yang dienabled inputnya dapat mengubah keadaan dari master latch sekali, setelah itu latch tidak dapat berubah lagi. Ini yang tidak benar dari flip-flop RS. Jika kedua input J dan input K berlogika 1 dan sinyal CLK berjalan terus, output Q dan output Q' akan berubah keadaan untuk setiap falling edge dari sinyal CLK.

54 (rangkaian master latch circuit akan berubah keadaan untuk setiap rising edge dari CLK.) Kita dapat menggunakan karakteristik ini untuk memanfaatkannya dalam beberapa cara. Sebuah flip-flop yang dibuat khusus untuk beroperasi dengan cara ini disebut (Toggle) flip-flop.

55 Flip-flop JK harus diedge triggered untuk bekerja.
Karena perilaku dari Flip-flop JK dapat seluruhnya diduga dalam segala kondisi, maka Flip-flop tipe inilah yang paling banyak digunakan dalam desain rangkaian logika. RS flip-flop hanya digunakan pada aplikasi dimana dapat dipastikan bahwa R dan S tidak berlogika 1 pada waktu yang sama.

56 Tabel kebenaran JK FF Master Slave
PR CLR CLK J K Q Kondisi X * Terlarang 1 Set Reset NC Tetap T Togel

57 LATIHAN SOAL-SOAL

58 Ketentuan Pilihan : a. Jika Pernyataan (1) dan (2) benar b. Jika Pernyataan (1) dan (3) benar Jika Pernyataan (2) dan (3) benar Jika Pernyataan (1), (2), dan (3) benar 01. RS FF adalah rangkaian yang sangat sederhana terdiri atas (1). 2 NAND GATE atau NOR GATE (2). Hanya dapat mengerjakan 1 bit bilangan biner (3). Rangkaian dihubungkan tidak saling menyilang 02. Pemicu FLIP FLOP Sinkron adalah (1). Memilik Input berupa detak (2). Jenis edge triggered output FF berubah pada sinyal clock berubah (3). Pada jenis Master Slave penahan master diatur oleh sinyal pendetak positif

59 02. Pemicu FLIP FLOP Sinkron adalah
(1). Memilik Input berupa detak (2). Jenis edge triggered output FF berubah pada sinyal clock berubah (3). Pada jenis Master Slave penahan master diatur oleh sinyal pendetak positif

60 03. Pada Gambar RS NAND CLOCK berikut ini
(1).Ketika CLK berlogika 0, input S dan R mempengaruhi outputnya. (2).Input S dan R berlogika 0, dirubah ke logika 1 untuk mengubah kondisi dari latch. (3).Sinkronisasi Latch satu sama Lain menggunakan rangkaian clock

61 04. Terdapat banyak implementasi yang berbeda dari suatu flip flop
04. Terdapat banyak implementasi yang berbeda dari suatu flip flop. Diantaranya : (1) SR - FF (2) D - FF (3) JK - FF 05. Flip flop dirangkai satu sama lain untuk membentuk : (1) Register (2) Counter (3) Komparator

62 05.Flip flop dirangkai satu sama lain untuk membentuk :
(1) Register (2) Counter (3) Komparator

63 THE END