Arsitektur Komputer STMIK – AUB SURAKARTA

Presentasi berjudul: "Arsitektur Komputer STMIK – AUB SURAKARTA"— Transcript presentasi:

1 Arsitektur Komputer STMIK – AUB SURAKARTA
Internal Memory Arsitektur Komputer STMIK – AUB SURAKARTA

2 Tipe-tipe Memory Semikonduktor

3 Read Only Memory Penyimpanan permanen  non-volatile
Diprogram secara microprogramming (pemrogram mikroprosesor) Biasanya untuk menyimpan : Library subroutines untuk fungsi-fungsi sistem yang sering dipanggil System Programs (BIOS) Tabel Set Instruksi

4 Jenis-jenis ROM Program ditulis pada saat pembuatan (manufaktur)  masks  tidak bisa diubah/dihapus Programmable (once) PROM (PROgrammable Memory) (OTP-ROM) Diprogram dengan alat khusus Programmable – Program bisa ditulis ulang Untuk menulis membutuhkan waktu lebih lama dari membaca

5 Jenis-jenis ROM Erasable Programmable (EPROM)
Dihapus dengan UV – semua isi memory Electrically Erasable (EEPROM) Dihapus secara elektrik dg field emission (Fowler-Nordheim tunneling) – bisa per byte Flash memory Dihapus secara elektrik dg field emission – bisa semua isi memory, bisa per blok

6 Random Access Memory Operasi: Baca & Tulis (Read & Write)
Volatile (membutuhkan daya untuk menyimpan data) Sarana penyimpanan temporer Bersifat static atau dynamic Secara fisik terdiri atas sel-sel memory, satu sel dapat menyimpan satu bit

7 Dynamic RAM (DRAM) Menggunakan KAPASITOR  Bit data disimpan sebagai tegangan (charge) di dalam kapasitor Tegangan cenderung bocor (berkurang) Membutuhkan refreshing, meskipun dalam kondisi ada daya (power on) Membutuhkan adanya sirkuit untuk refresh Lebih lambat Konstruksi lebih sederhana, lebih murah Tempat yang dipakai per bitnya lebih kecil Metode penyimpanan analog Besar kecilnya tegangan menentukan nilai Paling umum dipakai sebagai main memory

8 Refreshing DRAM Refresh circuit terintegrasi dalam chip, melakukan refresh tiap interval tertentu sebelum waktu simpan kapasitor habis (biasanya tiap waktu paruh) Cara kerja: 1. Disable chip (chip dibuat tidak bisa diakses untuk sementara) 2. Count through rows (dilakukan per baris sel-sel memory): Read & Write back (Baca dan tulis lagi ke alamat yang sama) Hal ini membutuhkan waktu dan memperlambat kinerja

9 Static RAM (SRAM) DIGITAL (Menggunakan rangkaian flip-flop)
Bits disimpan sebagai switch on/off (secara logika) Tidak memakai tegangan yang dapat bocor Tidak membutuhkan refreshing selama ada daya (powered) Tidak membutuhkan sirkuit untuk refresh Lebih cepat Konstruksi lebih rumit Tempat yang dipakai menyimpan per bit lebih besar Lebih mahal Biasanya untuk cache

10 SRAM vs DRAM Keduanya volatile Dynamic cell Static cell
Membutuhkan daya untuk menyimpan data Dynamic cell Lebih gampang dibuat dan lebih kecil Lebih padat (lebih banyak bit bisa disimpan) Memungkinkan dibuat keping memory bersatuan besar Murah Tapi butuh refresh Static cell Lebih cepat, tidak butuh refresh, tapi mahal Hanya untuk cache

11 Synchronous DRAM (SDRAM)
Akses disinkronisasikan dengan external clock (biasanya system clock – clock CPU) Pada proses pembacaan data dari RAM: 1. RAM dikirim alamat yg akan dibaca 2. RAM mencari data Pada DRAM konvensional, CPU akan menunggu Pada SDRAM, karena proses perpindahan data sudah dijadwalkan, CPU tahu kapan data siap, sehingga CPU tidak harus menunggu, bisa mengerjakan hal lain Burst mode (kalau ada) membuat SDRAM dapat stream data dan mengirimnya dalam bentuk blok DDR-SDRAM mengirim data dua kali per siklus clock  Double Data Rate

12 Koreksi Error Jenis Error: Hard Failure Jenis Error: Soft Error
Dalam melaksanakan fungsi penyimpanan, memori semikonduktor dimungkinkan mengalami kesalahan. Jenis Error: Hard Failure Bersifat permanen, fisik, disebabkan penggunaan yang tidak semestinya, cacat pabrik atau usia Jenis Error: Soft Error Random, non-destructive Tidak permanen, disebabkan masalah power Supply, berhubungan data yang disimpan. Kesalahan ringan dapat dikoreksi kembali. Koreksi kesalahan data yang disimpan diperlukan dua mekanisme Mekanisme pendeteksian kesalahan Mekanisme perbaikan kesalahan

13 Kode Hamming Diciptakan Richard Hamming di Bell Lab 1950
Mekanisme pendeteksian kesalahan dengan menambahkan data word (D) dengan suatu kode, biasanya bit cek paritas (C). Data yang disimpan memiliki panjang D + C. Kesalahan diketahui dengan menganalisa data dan bit paritas tersebut untuk memeriksa apakah ada data yang berubah Pemikiran dasar: dari serentetan bit data pasti bisa didapatkan sebuah ciri yang menunjukkan keterhubungan antar data. Ciri tersebut disimpan sebagai check bit

14 Kode Hamming

15 Penambahan bit cek paritas untuk koreksi kode Hamming
# Data Bits # Bit Paritas SEC # Bit Paritas DEC 8 4 5 16 6 32 7 64 128 9 512 10 Penambahan bit cek paritas untuk koreksi kode Hamming

16 Kode Hamming

17 Kode Hamming Aturan untuk menentukan C :
dengan exclusive-OR dijumlahkan: C1 = D1  D2  D4  D5  D7 C2 = D1  D3  D4  D6  D7 C4 = D2  D3  D4  D8 C8 = D5  D6  D7  D8 Kemudian check bits yang didapat saat data disimpan di  -kan dengan check bits saat pembacaan. Bilangan biner yang didapat menunjukkan letak bit data yang salah, kemudian bit yang salah di NOT-kan

18 Kode Hamming masukkan data : kemudian ganti bit data ke 3 dari 0 menjadi 1 sebagai error-nya. Bagaimanakah cara mendapatkan bit data ke 3 sebagai bit yang terdapat error?

19 Kode Hamming Jawab : Masukkan data pada perumusan cek bit paritas :
Sekarang bit 3 mengalami kesalahan data menjadi: C2 = 1  1  1  1  0 = 0 C4 = 0  1  1  0 = 0 C8 = 1  1  0  0 = 0

20 Kode Hamming Apabila bit – bit cek dibandingkan antara yang lama dan baru maka terbentuk syndrom word : C8 C4 C2 C1 = 6 Sekarang kita lihat posisi bit ke-6 adalah data ke-3.

21 Kode Hamming Mekanisme koreksi kesalahan akan meningkatkan realibitas bagi memori Menambah kompleksitas pengolahan data. Menambah kapasitas memori karena adanya penambahan bit – bit cek paritas. Memori akan lebih besar beberapa persen atau dengan kata lain kapasitas penyimpanan akan berkurang karena beberapa lokasi digunakan untuk mekanisme koreksi kesalahan

22 RAMBUS® RDRAM Diadopsi Intel untuk seri Pentium keatas
(Tadinya) Kompetitor SDRAM & DDR gagal karena skandal Adalah DDR dengan Bus khusus DRAM, pertukaran data lewat 28 kabel dengan panjang < 12 cm. CPU request data ke controller RDRAM Bus mengalamati sampai 320 RDRAM chips dengan kecepatan 1.6Gbps (480ns access time)