Struktur interkoneksi bus

Presentasi berjudul: "Struktur interkoneksi bus"— Transcript presentasi:

1 Struktur interkoneksi bus
Arsitektur Komputer 2017

2 Struktur Interkoneksi
Modul memori terdiri dari N word yang sama panjang Dialamati dari 0 sampai N-1 Operasi baca/tulis bergantung sinyal control Lokasi operasi ditentukan oleh alamatnya 2017

3 Struktur Interkoneksi (2)
Fungsinya mirip dengan memori Melakukan operasi baca/tulis Dapat mengendalikan lebih dari satu perangkat Diakses sebagai port dan diberi alamat yang unik Memiliki path data eksternal untuk input dan output dengan perangkat eksternal Dapat mengirimkan sinyal interrupt 2017

4 Struktur Interkoneksi (3)
Membaca instruksi dan data Menulis data hasil pemrosesan Menggunakan sinyal control untuk mengendalikan keseluruhan sistem operasi Menerima sinyal interrupt 2017

5 Memori ke prosesor Prosesor ke memori I/O ke prosesor Prosesor ke I/O
Tipe Transfer Data Memori ke prosesor Prosesor ke memori I/O ke prosesor Prosesor ke I/O I/O ke atau dari memori 2017

6 Bus Interkoneksi 2017

7 Jalur data Jalur alamat Struktur Bus
Jalur data (data line) menyediakan jalur untuk memindahka data antar modul sistem Kumpulan jalur data disebut bus data Jumlah jalur data bisa 32, 64, 128, atau lebih jalur terpisah disebut juga sebagai lebar bus data Jalur alamat Jalur alamat (address line) digunakan untuk menunjuk ke sumber atau tujuan data pada bus data Lebar bus alamat merupakankapasitas memori maksimum 2017

8 Struktur Bus (2) Jalur kontrol Sinyal kontrol mengirimkan informasi perintah dan waktu di antara modul sistem Sinyal waktu menunjukkan validitas informasi data dan alamat Sinyal perintah menentukan operasi yang akan dilakukan 2017

9 Memori write Memori read I/O write I/O read Tranfer ACK Jalur Kontrol
menyebabkan data pada bus ke lokasi alamat Memori read menyebabkan data dari memori yang dituju ditempatkan di bus I/O write menyebabkan data pada bus ke port I/O I/O read menyebabkan data dari I/O yang dituju ditempatkan di bus Tranfer ACK menunjukkan bahwa data telah diterima dari atau ditempatkan di bus 2017

10 Bus request Bus grant Interrupt request Interrupt ACK Clock Reset
Jalur Kontrol (2) Bus request menunjukkan bahwa ada modul yang perlu mengendalikan bus Bus grant menunjukkan bahwa modul peminta telah diberikan kontrol terhadap bus Interrupt request menunjukkan bahwa ada interupsi tertunda Interrupt ACK mengetahui bahwa interupsi yang tertunda telah dikenali Clock Singkronisasi operasi Reset Inisialisasi semua modul 2017

11 Hirarki Multiple bus Gangguan performa bus Delay propagasi karena semakin banyak perangkat yang melekat pada bus, maka semakin panjang bus Bottleneck karena permintaan transfer jumlah data mendekati kapasitas bus 2017

12

13

14 Elemen Desain Bus 2017

15 Metode ArbiTrasi perangkat keras tunggal sebagai pengendali bus atau arbiter, bertanggung jawab untuk mengalokasikan waktu di bus perangkat mungkin merupakan modul terpisah atau bagian dari prosesor Arbitrase terpusat tidak ada pengontrol pusat setiap modul berisi logika kontrol akses dan modul bertindak bersama untuk berbagi bus Arbitrase terdistribusi master dapat melakukan transfer data (membaca atau menulis) dengan beberapa perangkat lain yang bertindak sebagai slave untuk pertukaran tujuannya adalah untuk menunjuk satu perangkat (prosesor atau modul I/O) sebagai master 2017

16 Timing (Pewaktu)

17 Timing (2) 2017

18 Terima Kasih 2017