VII. GATE LEVEL MINIMIZATION

Presentasi berjudul: "VII. GATE LEVEL MINIMIZATION"— Transcript presentasi:

1 VII. GATE LEVEL MINIMIZATION
A. IMPLEMENTASI NAND dan NOR Implementasi + Boolean dengan gerbang NAND dan NOR merupakan teknik manipulasi menyederhanakan rangkaian yang merubah dari diagram AND – OR menjadi diagram NAND atau NOR saja 1. Implementasi NAND X Y X . Y X’ ( X . Y )’

2 Simbol 2 Gambar gerbang NAND
Contoh 1. Implementasikan fungsi boolean dengan gerbang NAND untuk Ekspresi minterm ( Sum of Product ) sbb : F = AB + CD X Y X’ + Y’ (XY)’ Atau

3 Jawab : …. A D C B F D

4 Contoh 2. Implementasi fungsi boolean dengan gerbang NAND untuk F(XYZ) =  1,2,3,4,5,7
Jawab : Fungsi Boolean F = XY’ + X’Y + Z YZ X’ O 1 X X Y X’ Y’ F Z

5 Lanjutan … Z X Y X’ Y’ F

6 2. Implementasi NOR X Y X + Y X’ ( X’ + Y’ )’ = XY

7 Simbol 2 Gambar gerbang NOR
Atau Contoh 1. Implementasi fungsi boolean dengan gerbang NOR untuk : F = (A+B)(C+D)E X Y X’ + Y’ = (X+Y+Z)’

8 Jawab : …. A D C B F E E

9 Lanjutan … A D C B F E

10 VIII. GATE LEVEL MINIMIZATION
EXCLUSIVE – OR FUNCTION ( XOR ) Operasi Boolean 1. XOR X  Y = XY’ + X’Y 2. XNOR X’  Y’ = XY + X’Y’ 3. Identitas pada operasi XOR X  0 = X X  1 = X’ X  X = 0 X  X’ = 1 X  Y’ = X’  Y = (X  Y)’ X(Y)” + (XY)’ = (XY)’ + (X)”Y = (X Y)’ 4. Hukum Commutative dan Associative pada operasi XOR A  B = B  A (A  B)  C = A  (B  C) = A  B  C

11 Implementasi XOR a) Dengan gerbang AND – OR - NOT Dengan gerbang NAND
Y X + Y = XY’ + X’Y X + Y = ((X(XY)’)’ (Y(XY)’)’)’

12 Bukti : X + Y = XY’ + X’Y = XY’ + X’Y + XX’ + YY’ = (X + Y) (X’ + Y’) = (X + Y) (XY)’ = X(XY)’ + Y(XY)’ = ((X(XY)’)’ (Y(XY)’)’)’

13 B. Odd Function dan Even Function 1. Odd Function Tabel kebenaran
1

14 Fungsi Boolean dengan peta K
Odd Function (3 variabel) F = A’ (B’C + BC’) + A (B’C’ + BC) = ABC Gb. Rangkaian logika B’C’ B’C BC BC’ A’ 1 A A B C F

15 2. Event Function Tabel kebenaran A B C F 1

16 Fungsi Boolean dengan peta K
Event Function (3 variabel) F = A’ (B’C’ + BC) + A (B’C + BC’) = (A  B  C)’ Gb. Rangkaian digital/logika B’C’ B’C BC BC’ A’ 1 A A B C

17 C. Parity Generation and Checking
Bit parity digunakan untuk mendeteksi error bit selama terjadi transmisi dan processing data. 1. Parity Generator Adalah bit parity yang dibangkitkan pada transmitter (pengirim). Contoh. Tabel even parity generator untuk 3 variabel 3 bit message Bit parity A B C P 1

18 Gb. Rangkaian logika even parity genarator
Dengan peta K, maka P = A  B  C Gb. Rangkaian logika even parity genarator 2. Parity Chicker Adalah bit parity yang digunakan untuk check pada rankaian receiver (penerima) A B C P

19 Tabel even parity checker untuk 3 variabel
Contoh. Tabel even parity checker untuk 3 variabel 4 bit Receiver Parity checker A B C D Ck 1

20 Rangkaian logika even parity checker
Dengan peta K, maka Cn = A  B  C  P Rangkaian logika even parity checker A B Cn C D

21 B. HARDWARE DESCRIPTION LANGUAGE
HDL adalah suatu perangkat lunak berbasis tekstual dan berorientasi pada struktur dan sifat perangkat keras sistem digital. Penulisan program ini menggunakan algoritma pemrograman dengan dengan struktur urutan instruksi – instruksi yang diberikan. Proses pada program aplikasi HDL ini ada 2 yaitu simulasi dan sintesis. 1. Logic Simulation Program ini mempresentasikan struktur dan sifat sistem logika digital, menampilkan nilai output, mampu mendeteksi kesalahn dan dapat digunakan sebagai verifikasi desain.

22 Logic Synthesis Program ini dapat memproses daftar komponen dan interkoneksi dari model sistem digital. Logic Synthesis ini hampir sama dengan komplikasi ( Compiling ) pada bahasa pemrograman konvensional tingkat tinggi, bedanya pada program ini mampu menghasilkan kode obyec. Contoh : Tulis program HDL untuk Gbr rangkaian logika ini. C B A e Y X g3 g2 g1

23 Jawab : “ Description of circuit “ Module circuit ( A,B,C,X,Y ) Input A,B,C ; Output X,Y; Wire e; and g1 ( e, A, B ) not g2 ( Y, C ) or g3 ( X, e, Y ) end module