Sistem Digital Flip-Flop Sistem Digital. Hal 1

Kelompok Rangkaian Logika Kelompok rangkaian logika kombinasional Bentuk dasarnya adalah gerbang logika Kelompok rangkaian logika sekuensial Bentuk dasarnya adalah rangkaian flip-flop Bermanfaat karena karakteristik memorinya Gerbang adalah : pembuat keputusan Sistem Digital. Hal 2

Flip-Flop Flip-flop mempunyai 2 keadaan stabil, dan akan bertahan pada salah satu dari dua keadaan itu sampai adanya pemicu yang membuatnya berganti keadaan. Flip-flop kadang disebut juga kancing, multivibrator, biner, istilah flip-flop saja tapi kita akan menggunakan Flip-flop dapat dirangkai dari gerbang logika NAND atau bisa dibeli dalam bentuk IC Flip-flop digunakan untuk penyimpanan, pewaktu, penghitungan dan pengurutan Sistem Digital. Hal 3

Flip-Flop Flip-flop merupakan satu sel memori Keadaan keluaran flip-flop dapat berada dalam keadaan tinggi / rendah untuk selang waktu yang dikehendaki Untuk mengubah keadaan tersebut diperlukan suatu masukan pemicu Flip-flop mempunyai 2 keluaran yaitu Q dan Q komplementer, Sistem Digital. Hal 4

Jenis-jenis Flip-Flop SR Flip-Flop (Set JK Flip-Flop Reset FF) D Flip-Flop (Data FF) T Flip-Flop Sistem Digital. Hal 5

SR Flip-Flop SR Flip-flop merupakan rangkaian dasar untuk menyusun berbagai jenis FF yang lainnya. Disusun dari gerbang NAND Sistem Digital. Hal 6

SR Flip-Flop Contoh gerbang IC Flip-flop yang menggunakan NAND adalah 74LS00 14 13 12 11 10 9 8 V c c Gnd 1 2 3 4 5 6 7 IC 7 4 LS0 0 Sistem Digital. Hal 7

SR Flip-Flop Clock S R Q Q’  1 1  1 1  1 1  1 1 S R Tdk berubah Q 1 1 IC1 3 Q 2  1 1 4 Q IC1 6 R 5  1 1  1 1 Tdk berubah Sistem Digital. Hal 8

SR Flip-Flop Atau disusun dari gerbang 2 gerbang NOR Sistem Digital. Hal 9

SR Flip-Flop Mengset Flip-flop dan Mereset Flip-flop berarti membuat keluaran Q = 1 berarti membuat keluaran Q = 0 dari kondisi stabil / tidak berubah Mengeset FF dari gerbang NAND dapat dilakukan dengan membuat S = dan mereset R = 0 gerbang Mengeset FF dari NOR dapat dilakukan dengan membuat S R = 1 dan 1 mereset Sistem Digital. Hal 10

SR Flip-Flop Contoh keluaran gerbang sinyal dari NAND yang melukiskan bentuk SR FF dengan menggunakan Sistem Digital. Hal 11

SR FF Terlonceng Detak SR FF / Latch SR FF / FF jenis ini dapat dirangkai gerbang dari AND FF-SR NAND ditambah dengan dua / untuk sinyak masukan pemicu yang disebut dengan clok (ck) Sistem Digital. Hal 12

SR FF Terlonceng Detak SR FF / Latch SR FF / Jika menggunakan gerbang NAND Sistem Digital. Hal 13

SR FF Terlonceng Detak SR FF / Latch SR FF / Jika menggunakan gerbang NOR Sistem Digital. Hal 14

SR FF Terlonceng Dari tabel kebenaran kedua rangkaian di atas, terlihat bahwa bekerja untuk sinyal clock yang tinggi, FF ini seperti FF-SR dari gerbang NOR Sedangkan untuk tidak sinyal clock yang rendah, keluaran Q bergantung kepada input R dan S, tetapi tetap mempertahankan keadaan terakhir sampai datangnya sinyal clock berikutnya. Sistem Digital. Hal 15

SR FF Terlonceng Contoh bentuk sinyal Q dengan SR FF Sistem Digital. Hal 16

D Flip-Flop Pada FF-SR ada nilai-nilai masukan yang terlarang Untuk menghindari nilai terlarang tersebut, disusun jenis FF (D FF) lain yang dinamakan FF Data Rangkaian ini dapat diperoleh dengan menambahkan satu gerbang NOT pada masukan FF terlonceng Sistem Digital. Hal 17

D Flip-Flop Sistem Digital. Hal 18

D Flip-Flop Sistem Digital. Hal 19

D Flip-Flop Dari gambar diatas terlihat bahwa untuk sinyal clock yang rendah, keluaran Q akan tetap terkunci Dengan / tergerendel pada nilai akhirnya. kata lain bahwa pada saat kondisi tidak clock rendah, sinyal masukan D mempengaruhi keluaran Q Sedangkan untuk sinyal clock yang tinggi, data D akan yang diperoleh keluaran sesuai dengan masuk pada saat itu Sistem Digital. Hal 20

JK Flip-Flop JK FF mempunyai masukan “J” dan “K” FF ini dipicu oleh suatu pinggiran pulsa clock positif atau negatif JK FF merupakan rangkaian dasar untuk menyusun sebuah pencacah JK FF dibangun dari rangkaian dasar SR-FF dengan menambahkan dua serta gerbang AND pada masukan rangkaian clock R dan S dilengkapi dengan diferensiator pembentuk denyut pulsa Sistem Digital. Hal 21

JK Flip-Flop Sistem Digital. Hal 22

JK Flip-Flop Masukan J dan K disebut masukan pengendali karena kedua masukan ini yang menentukan keadaan yang harus dipilih oleh FF pada saat pulsa clock tiba (dapat pinggiran positif atau negatif tergantung pada jenis FF-nya) JK-FF berbeda dengan D-FF karena JK-FF masukan clock adalah masukan yang di cacah dan masukan J dan K adalah masukan yang mengendalikan FF itu Sistem Digital. Hal 23

Cara kerja JK-FF Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan sehingga keadaan keluaran Q tetap bertahan pada terakhirnya (Qn) Pada akan saat J rendah hingga dan K tinggi, maka FF diseret diperoleh keluaran Q=0 (kecuali keadaan jika reset FF atau memang sudah dalam pada Q memang sudah rendah) Sistem Digital. Hal 24

Cara kerja JK-FF Pada saat J tinggi akan dan K rendah, maka hingga masukan diperoleh memang ini menggeser FF keluaran Q = 1 (kecuali jika atau FF Q sudah dalam keadaan set sudah dalam keadaan tinggi) Pada saat J dan K dalam akan kedua-duanya tinggi, maka FF berada keadaan berpindah “toggle” artinya keluaran lawan jika Q pada keadaan pinggiran pulsa clocknya tiba Sistem Digital. Hal 25

Tabel Kebenaran JK - FF Clock J K Q Q’ 1 1 1 1 1 1 Tdk berubah Tdk berubah 1 1 1 1 1 1 Keadaan berlawanan Sistem Digital. Hal 26

Tabel Kebenaran JK FF Pemicu Tepi Positif Clock J K Q X X NC 1 X X NC X X NC 1 X X NC ↓ X X NC X NC ↑ 1 ↑ 1 1 ↑ 1 1 Keadaan berlawanan Sistem Digital. Hal 27

Tabel Kebenaran JK FF Pemicu Tepi Negatif Clock J K Q X X NC 1 X X NC X X NC 1 X X NC ↑ X X NC X NC ↓ 1 ↓ 1 1 ↓ 1 1 Keadaan berlawanan Sistem Digital. Hal 28

JK Flip-Flop Master-Slave FF Master-Slave, adalah suatu cara lain untuk menghindari pemacuan Merupakan kombinasi dari 2 penahan yang diatur oleh sinyal pendetak Penahan pertama adalah master / majikan, yang diatur oleh sinyal pendetak positif Penahan kedua adalah slave / budak, yang diatur oleh sinyal pendetak negatif Sistem Digital. Hal 29

JK Flip-Flop Master-Slave Pada saat sinyal detak yang berada pada tingkat tinggi, master-nya aktif dan slave-nya tidak aktif Pada saat sinyal detak berada pada tingkat slave- rendah, master-nya yang tidak aktif dan nya yang aktif Sistem Digital. Hal 30

Tabel Kebenaran JK FF – Master Slave PR CLR Clock J K Q X X X * 1 X X X 1 1 X X X 1 1 X NC 1 1 ∏ 1 1 1 ∏ 1 1 1 1 ∏ 1 1 Keadaan berlawanan Sistem Digital. Hal 31

Daftar Pustaka Albert Paul Malvino, Tjia May On, PhD, Elektronika KomputerDigital, Pengantar Mikrokomputer, Edisi Kedua, Erlangga, 1993 Roger L Tokheim, Sutisna, Prinsip-prinsip Digital, Edisi Kedua, Seri Buku Schaum : Teori dan Soal, Erlangga, 1994 Sistem Digital. Hal 32

Alhamdulillah…. Sistem Digital. Hal 33