KOMUNIKASI DATA By : Andi Latifa Nabone

DETEKSI DAN KOREKSI KESALAHAN Selama pengiriman data baik berupa sinyal digital maupun sinyal analog, data tersebut mengalami perubahan dan kesalahan. Salah satu tujuan dari komunikasi data adalah untuk mengirim data secara utuh dari sumber data hingga sampai ke penerima. Kesalahan komunikasi dapat terjadi karena gangguan pada saluran, sistem pengalihan, radiasi gelombang, crosstalk, dan sebagainya.

BIT PARITAS Metode deteksi kesalahan dengan menggunakan bit paritas yang merupakan metode deteksi yang paling sederhana. Pengendalian kesalahan dengan bit paritas yang memiliki dua sistem, yaitu : paritas karakter dan paritas blok.

1. PARITAS KARAKTER Pada paritas karakter sebuah bit ditambahkan ke setiap karakter dalam data. Pada rekomendasi ITU-T V4 telah ditentukan bahwa bit paritas diletakkan setelah bit ke tujuh dari bit signifikan terbesar sehingga menjadi bit kedelapan.

2. PARITAS BLOK Dengan menggunakan paritas blok maka efisiensi pendeteksian kesalahan dapat ditingkatkan. Pesan dibagi menjadi sejumlah blok dan setiap blok memiliki karakter pemeriksa blok yang ditambahkan pada akhir blok.

CYCLIC REDUNDANCY CHECK Cyclic redundancy check (CRC) adalah suatu sistem dengan penambahan kontrol bit untuk menjamin keamanan data. Kontrol bit yang dibentuk oleh komputer pengirim berdasarkan perhitungan atas data yang dikirim. Pada prinsipnya, ketika data sampai di komputer penerima akan dilakukan perhitungan seperti yang dilakukan oleh komputer pengirim.

1. MODULO 2 ARITHMATIC Suatu proses aritmatika dan aturan pembagian modulo 2 suatu bilangan biner dengan bilangan biner lainnya adalah : Jika pembagi mempunyai cacah bit yang sama dengan bilangan yang dibagi hasilnya 1, jika pembagi mempunyai cacah bit yang lebih sedikit maka hasil baginya adalah 0. Menggunakan penjumlahan biner tanpa pembawa, di mana hanya merupakan operasi eksklusif OR.

2. SHIFT REGISTER DAN GATE EXCLUSIVE-OR Shift register adalah suatu perangkat penyimpanan string 1 bit dimana terdapat sebuah line output yang mengindikasikan nilai yang dimuat dan sebuah line input. Seluruh register di-clock secara simultan, yang menyebabkan 1 bit bergeser sepanjang seluruh register.

SEKIAN