Rangkaian Logika Digital CMOS Bab 13 Rangkaian Logika Digital CMOS

Pendahuluan Perkembangan teknologi digital saat ini didukung oleh teknologi CMOS Keuntungan teknologi CMOS Daya rendah Tidak mengalami degenerasi Scaling lebih mudah

Rangkaian Logika Inverter Simbol

Kurva Karakteristik Transfer Inverter NMOS VTC

Kurva Karakteristik Transfer VTC Inverter CMOS dengan Pendekatan Garis Lurus Besaran pada VTC VOL magnituda tegangan output pada logika dalah/ rendah (0) VOH magnituda tegangan output pada logika benar/ tinggi (1) VIL manituda tegangan input maksimum yang dikenali sebagai logika salah/ rendah (0) VIH magnituda tegangan minimum yang dikenali sebagai logika benar/ tinggi (1)

Noise Margin Kesalahan pengenalan logika dapat terjadi saat Ouput gerbang logika sebelumnya (VOH atau VOL) dekat batas pengenalan logika input (VIH atau VIL) gerbang berikutnya Masuk tambahan derau sehingga batas terlampaui Ketahanan terhadap besaran noise: Noise Margin

Definisi Besaran pada VTC VIL adalah tegangan saat magnituda slope VTC naik melewati 1 VIL adalah tegangan saat magnituda slope VTC turun melewati 1 VIM adalah magnituda tegangan dimana input dan ouput bernilai sama

VTC Ideal (NMOS) Besaran tegangan

Implementasi Inverter NMOS (atau juga NPN) Transistor sebagai saklar ke tegangan terendah dan resistor pull-up Saat cut-off mendekati ideal Saat konduksi ada resistansi “on”

Implementasi Inverter NMOS sebagai sebagai saklar ke tegangan terendah dan PMOS saklar ke tegangan tertinggi

Implementasi Inverter Current Steering pada ECL menggunakan pasangan transistor diferensial

Contoh 13.1 Turunkan persamaan VOH, VOL, VIL, VIH dan VIM (abaikan l), nyatakan dalam besaran VDD, Vt. dan knRD ≡1/Vx. Tunjukkan bahwa Vx adalah parameter perancangan inverter dan cari nilai Vx sehingga VIM=VDD/2. Carilah nilai numerik parameter di atas untuk VDD=1,8V dan Vt=0,5V denganVx pada (b). Untuk kn’=300uA/V2 dan W/L=1,5, carilah nilai RD dan gunakan untuk menentukan disipasi rata-rata inverter dengan mengasumsikan logika nol dan satu masing-masing setengah perioda

Contoh 13.1 Perhatikan rangkaian dan definisi parameter tegangan pada gambar berikut

Contoh 13.1 Tegangan VOH terjadi saat tegangan input di bawah tegangan threshold sehingga Bila tegangan input diperbesar, maka transistor akan masuk keadaan saturasi dan tegangan output rangkaian akan mengalami penurunan VIL terjadi saat slope mencapai -1

Contoh 13.1 Untuk slope -1 Saat tegangan input dan output sama Bila tegangan input terus diperbesar, transistor memasuki keadaan trioda

Contoh 13.1 Teganganan output VOC saat perubahan mode kerja dari saturasi ke trioda dan sehingga

Contoh 13.1 Saat transistor trioda Tegangan VIH terjadi saat slope VTC -1

Contoh 13.1 Dari hasil sebelumnya dan dapat dieroleh dan Untuk menentukan VOL gunakan input vI=VOH=VDD sehingga

Contoh 13.1 Cara lain untuk melihat VOL adalah dengan melihat resistansi DS NMOS Untuk menentukan nilai Vx dengam membuat VM=VDD/2

Contoh 13.1 Nilai numerik

Contoh 13.1 Menentukan RD, gunakan arus catu saat tegangan output rendah daya pada interval output tegangan rendah daya rata-rata bila duty cycle 50%

Contoh 13.2

Contoh 13.2 Resistor memerlukan area yang luas pada rangkaian terintegrasi, untuk mengatasinya digunakan “dioda” MOSFET Dengan mengabaikan l dan body effect carilah VOH, VOL, VIL, VIH dan VM. Nyatakan dalam VDD, Vt dan kr=√(kn1/kn2) Untuk VDD=1,8V, Vt=0,5V, (W/L)1=5 dan (W/L)2=1/5, hitung nilai numerik parameter di atas Jika kn’=300uA/V2, tentukan daya disipasi pada tiap keadaan logika

Disipasi Daya Pada VLSI, asal disipasi daya Disipasi daya statik Disipasi daya dinamik Disipasi daya statik: terjadi pada keadaan logika tetap Saat input low, transistor cut-off tidak ada arus Saat input high, output low resistor pull-up mendidipasi daya mendekati Disipasi daya dinamik: terjadi saat perubahan keadaan logika

Disipasi Daya Pemodelan untuk disipasi daya dinamik Saat input low Beban kapasitif (gate) gerbang logika berikutnya akan mengalami pengisian muatan dari catu daya melalui resistor Saat input high, beban kapasitif akan mengalami pengosongan muatan oleh transistor

Disipasi Daya Pada saat logika output high, kapasitor terisi muatan, daya sesaat saat arus mengalir Energi yang disalurkan dengan muatan tersimpan Energi tersalurkan dari catu daya Energi tersimpan dalam kapasitansi Energi terdisipasi menjadi panas

Disipasi Daya Pada saat logika output kembali turun menjadi rendah, energi tersimpan didisipasi Setiap siklus logika naik dan turun energi terdisipasi Bila inverter beubah nilai logika dengan frekuensi f Hz maka daya disipasi dinamik

Delay Propagasi Adanya “rangkaian RC” membuat perilaku transient pada sinyal output sehingga tidak lagi “sempurna” Pada output perubahan logika dilihat sebagai waktu tegangan output melewati batas 50% Besaran waktu tunda perubahan logika low ke high tPLH dan high ke low tPHL Waktu tunda rata-rata

Delay Propagasi Selang waktu minimum untuk satu siklus perubahan logika Frekuensi switching maksimum Pemodelan respons waktu tegangan output gerbang logika mengikuti rangkaian RC orde 1.

Contoh 13.3 Rangkaian berikut adalah rangkaian ekivalen sebuah gerbang inverter. Pada t=0, input berubah dari high ke low, tentukan delay tPLH bila R=25kW dan C=10fF

Contoh 13.3 Tegangan output akan berubah dari low ke high sehingga dapat ditentukan Pada t=tPLH maka tegangan output mencapai 50%

Waktu Transisi Selain menyebabkan penundaan perubahan logika, adanya perilaku orde 1 RC juga membuat padanya waktu transisi antar nilai logika Besaran waktu perubahan transisi dinyatakan sebagai perubahan dari 10% ke 90% atau 90% ke 10% selang tegangan VOH dan VOL.

Power-Delay Product dan Energy-Delay Product Delay dan disipasi saling berlawanan, memperkecil delay akan meningkatkan disipasi Definisi Figure of Merit Power-Delay Product Dengan daya disipasi maka Bila inverter mengalami switching pada frekuensi maksimum maka Besaran ini adalah energi dikonsumsi saat transisi Besaran lain yang menunjukkan kemampuan inverter adalah Energy-Delay Product

Teknologi IC Digital Untuk Silikon