Rangkaian Logika Digital CMOS Bab 13 Rangkaian Logika Digital CMOS

Gerbang Logika CMOS Memanfaatkan hubungan logika seri atau paralel pada rangkaian “inverter” Fungsi keseluruhan “active low” mengingat sifat fungsi dasarnya inverter . Pada pull down saat jaringan aktif output NOL

Hubungan Seri dan Paralel pada Pull Down Pada hubungan paralel pull-down aktif bila salah input aktif Pada hubungan seri pull-down aktif bila kedua input aktif

Hubungan Gabungan Seri, Paralel pada Pull Down Untuk hubungan gabungan seri dan paralel, keadaan pull-down dapat dilihat dari rangkaian hubungan seri dan paralel mulai dari titik output fungsi. Contoh: Simpul ouput terhubung dengan dua jalur paralel sehingga fungsi tertinggi adalah OR. Jalur pertama berisi sebuah FET dan jalur kedua kedua dua FET seri. Fungsi pada jalur kedua AND

Hubungan Seri, Paralel, dan Gabungan pada Pull Up Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif

Hubungan Seri, Paralel, dan Gabungan pada Pull Up Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif

Hubungan Seri, Paralel, dan Gabungan pada Pull Up Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif

Simbol FET untuk Digital Simbol NMOSFET Sebagai pull-down Input active high Output active low Simbol PMOSFET Sebagai pull-up Input active low Output active high

Gerbang NOR A B Y 1

Gerbang NAND A B Y 1

Sedra/Smith Copyright © 2010 by Oxford University Press, Inc. Gerbang XOR Dari tabel kebenaran A B Y 1 Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc.

Gerbang XOR

Hubungan Pull-Up dan Pull-Down Hubungan pull-up dan pull-down saling komplementasi Hubungan seri di Pull-down diikuti hubungan paralel di Pull-Up Sebaliknya hubungan paralel di pull-down diikuti hungungan seri di Pull-Up

Perancangan Rangkaian Bentuk Umum Y=f(input) Bentuk fungsi akhir Negasi (invert)-kan dua kali (fungsi masih sama) Lakukan de Morgan pada negasi dalam fungsi Susun rangkaian Pull Down sesuai bentuk active-low hasil 3 – hubungan AND seri dan OR paralel Susun rangkaian Pull Up sebagai komplemen rangkaian Pull Down – PD seri PU paralel dan PD paralel PUseri Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc.

Gerbang Kompleks Contoh

Menentukan Ukuran Transistor Resistansi satu jalur VDD atau 0 ke output dijaga sama Contoh jalur PU

Menentukan Ukuran Transistor Contoh jalur PD

Contoh 13.7

Fan-in dan Fan-out Fan-in Fan-out: jumlah maksimum beban sehingga gerbang logika masih berfungsi Pada CMOS penambahan beban hanya akan berpengaruh pada delay

Perkembangan Teknologi IC Hukum Gordon Moore: jumlah transistor dalam IC naik dua kali setiap 2 tahun (dikoreksi menjadi setiap 18 bulan).

Impak Scaling Parameter Hubungan Faktor scaling W, L, tox 1/S VDD, Vt Luas per Devais WL 1/S2 Cox eox/tox S Kn’, kp’ mnCox, mpCox Cgate WLCox tp aC/k’VDD 1/S3 Energi/siklus C VDD2 Pdin C VDD2/2tp Kerapatan daya Pdin/luas 1

Saturasi Kecepatan Scaling FET dibawah 1um menimbulkan fenomena saturasi kecepatan elektron Kecepatan elektron dengan E medan listrik Medan listrik kritis VDSsat parameter devais Plot kecepatan elektron terhadap medan listrik Kecepatan elektron saturasi

Karakteristik iDS-vDS MOS Submikron Arus dibatasi oleh adanya saturasi kecepatan elektron (saturasi tegangan drain source).

Kurva iDS-vDS MOS Submikron Ada 4 area (region): cut-off, triode, saturasi, saturasi kecepatan Dengan memperhitungkan l

Kurva iDS-vGS MOS Submikron Kurva mengikuti bentuk linier pada saat saturasi kecepatan

Konduksi Subthreshold Bila tegangan di bawah ambang batas arus drain tidak nol sepenuhnya tetapi mengikuti persamaan jumlah elektron bebas Arus naik 10x setiap kenaikan 2,3nVT (ingat model arus dioda reverse-bias)

Perkawatan dan interkoneksi Resistansi kawat tidak kol menyebabkan ada perbedaan tegangan VDD pada rangkaian dalam IC

Perkawatan dan interkoneksi Perkawatan dengan resistansi tidak nol juga membuat sifat resistif-kapasitif dan ikut menentukan delay propagasi