TEK 2524 Organisasi Komputer

Slides:



Advertisements
Presentasi serupa
MULTIVIBRATOR, TEORI DAN APLIKASINYA
Advertisements

Gerbang Logika. Gerbang Logika merupakan dasar pembentukan sistem digital. Gerbang logika beroperasi dengan bilangan biner, sehingga disebut juga gerbang.
SISTEM DIGITAL MUHAMAD ARPAN, S.Kom.
Rangkaian Logika Sekuensi
BAB VI Rangkaian Logika Sekuensial
RANGKAIAN SEKUENSIAL.
PERTEMUAN MINGGU KE-2 LEVEL GATE.
Flip - Flop Oleh: Satriyo, ST, MKom.
Digital logic circuit Arum Tri Iswari Purwanti
Pertemuan 12 : Level Logika Digital
Bab 9 REGISTER GESER Nama : Narsi Tamamilang NPM :
TEK 2524 Organisasi Komputer
TEL 2112 Dasar Komputer & Pemograman Sistem Komputer
PERTEMUAN 07 FLIP FLOP Teknik digital.
PERTEMUAN MINGGU KE-2 LEVEL GATE.
Pengendalian Sistem Mekatronik
TEK 2524 Organisasi Komputer
TEK 2524 Organisasi Komputer
Abdillah, S.Si MIT Model Hipotesis SAP-1 Abdillah, S.Si MIT
Rangkaian Sekuensial Mata Kuliah :Sistem Digital Moh. Furqan, S.Kom
FLIP-FLOP (BISTABIL) Rangkaian sekuensial adalah suatu sistem digital yang keadaan keluarannya pada suatu saat ditentukan oleh : keadaan masukannya pada.
Dasar Teknik Digital YUSRON SUGIARTO.
PERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 12 PENCACAH.
PERTEMUAN 11 REGISTER
FLIP - FLOP.
Elektronika Digital Data analog, suatu besaran dinyatakan di dalam angka desimal, suatu sistem bilangan yang terdiri dari angka nol sampai sembilan. Data.
RANGKAIAN FLIP FLOP.
PENGANTAR TEKNOLOGI KOMPUTER & INFORMASI – A
Sistem Bilangan 2.
GERBANG LOGIKA DAN ALJABAR BOOLE
RANGKAIAN DIGITAL SHIFT REGISTER.
9. Rangkaian Logika Kombinasional dan Sekuensial
Sistem Digital Flip-Flop Sistem Digital. Hal 1.
TEK 2524 Organisasi Komputer
Flip-Flop Kelompok 1 : Addul Aziz (A )
PENCACAH (COUNTER).
TEK 2524 Organisasi Komputer
TEKNIK DIGITAL Pengantar Sistem Digital Oleh : Prin Stianingsih, S.ST
MATA KULIAH TEKNIK DIGITAL DISUSUN OLEH : RIKA SUSANTI, ST
Mata Pelajaran :Sistem Komputer
TEKNIK DIGITAL Bab I Pengantar Teknik Digital Oleh : M. Andang N
TEKNIK DIGITAL PENCACAH.
RANGKAIAN DIGITAL Bab I Pengantar Sistem Digital Oleh : Indra Gunawan ST. M,Pd Jun-18 Teknik Digital.
TEKNIK DIGITAL REGISTER.
PERTEMUAN MINGGU KE-2 LEVEL GATE.
RANGKAIAN LOGIKA Flip-Flop Hal 1.
Mata Kuliah Teknik Digital
RANGKAIAN FLIP FLOP.
FLIP FLOP Dibuat Oleh : Faqih Umir Al Barra ( )
Elektronika industri Smk n 5 surakarta wahyuningsih
Mata Kuliah Dasar Teknik Digital TKE 113
GERBANG LOGIKA DAN ALJABAR BOOLE
Fungsi-fungsi IC Digital: Sekuensi
1. MEMAHAMI KONSEP GERBANG LOGIKA
RS-FlipFlop.
REGISTER PERTEMUAN 11 uart/reg8.html.
GERBANG LOGIKA Alat-alat elektronik digital tersusun dari rangkaian
Rangkaian Logika Sequensial
:: REGISTER & COUNTER :: TEORI, IMPLEMENTASI & APLIKASI
Arsitektur & Organisasi Komputer
TEKNIK DIGITAL Bab I Pengantar Sistem Digital Oleh : Johansyah
RANGKAIAN DIGITAL SHIFT REGISTER.
RANGKAIAN SEKUENSIAL.
RANGKAIAN FLIP FLOP.
Gerbang Logika.
MULTIVIBRATOR ASTABIL aadalah rangkaian pembangkit pulsa yang menghasilkan keluaran gelombang segi empat SSuatu MV astabil juga disebut dengan multivibrator.
PERTEMUAN MINGGU KE-2 LEVEL GATE.
PERTEMUAN MINGGU KE-2 LEVEL GATE.
Rangkaian Sekuensial KILLER PRESENTATIONS Series Power Templates & Presentations Tools You Must See Before You Die © 2013 IDEASMAX, All Rights.
Transcript presentasi:

TEK 2524 Organisasi Komputer Flip Flop 1 Dosen: Abdillah, S.Si, MIT HP: 0852 7120 6665 Email: abdill01@gmail.com Website: http://abdill01.wordpress.com

Apa itu Flip Flop? Flip flop merupakan salah satu elemen memori yang dapat menyimpan data biner. Flip flop adalah piranti yang memiliki dua keadaan stabil. Piranti ini akan tetap bertahan pada salah satu dari dua keadaan stabil itu sampai adanya pemicu yang membuatnya berganti keadaan.

Tujuan Dalam bab ini akan dipelajari bagaimana flip-flop dapat menyimpan data biner. Adapun elemen memori lain, yakni register dan counter akan dibahas dalam bab selanjutnya.

Penahan RS Penahan RS (Reset-Set Latch) adalah rangkaian diskrit atau terpadu dengan masukan reset R yang menahan keluaran Q = 0 dan masukan set S yang menahan keluaran Q = 1.

Penahan Transistor Keadaan (a) berarti seluruh rangkaian ditahan (latched) pada keadaan dengan transistor sebelah kiri terpancung (cutoff) dan transistor sebelah kanan dalam keadaan jenuh (saturated). Dalam keadaan ini titik Q bertegangan kurang lebih 0 V, berarti rangkaian sedang menyimpan biner 0. Sebaliknya, keadaan (b) berarti rangkaian sedang menyimpan biner 1, sebab Q = 1. Jadi keluaran Q dapat merupakan keluaran rendah atau tinggi.

Masukan Kendali Untuk mengendalikan bit yang tersimpan di dalam penahan, kita dapat menambahkan masukan S = +5 V. Ini akan menyebabkan transistor sebelah kiri menjadi jenuh dan Q = 1. Sekali keadaan ini terpasang (set), keluaran rangkaian akan tetap bertahan pada 1 meskipun masukan S telah kembali ke 0 V. Keadaan sebaliknya akan berlaku jika S = 0 V dan masukan R = +5 V.

Tabel Kebenaran R S Q Komentar 0 0 0 1 1 0 1 1 NC Tidak berubah 1 Set 0 0 0 1 1 0 1 1 NC Tidak berubah 1 Set 0 Reset * Pacu (Race) Tabel ini menyajikan rangkuman operasi dari penahan transistor.

Keadaan Pacu Dalam keadaan pacu (race condition), masukan-masukan kendali dalam keadaan tinggi, hal ini mengakibatkan kedua transistor menjadi jenuh. Jika masukan R dan S kembali ke keadaan rendah, kedua transistor akan berusaha meninggalkan keadaan jenuh. Di sini terjadi adu cepat (perlombaan) antara dua transistor untuk meninggalkan daerah kejenuhan. Transistor yang memiliki waktu tunda kejenuhan lebih singkat akan memenangkan lomba tersebut dan menahan rangkaian. Bila yang lebih cepat adalah transistor sebelah kiri, maka keluaran Q = 0. Bila sebaliknya, maka Q = 1. Kedua transistor memiliki peluang yang sama sebagai yang lebih cepat sehingga keluaran Q tidak dapat diramalkan. Itu sebabnya mengapa keadaan pacu harus dihindarkan.

Penahan NOR Dalam sebuah rangkaian terpadu, kita dapat membangun penahan RS dengan gerbang NOR dan NAND. Gambar di sebelah kiri adalah rangkaian penahan dengan menggunakan gerbang NOR dan yang di sebelah kanan adalah ekivalensi De Morgan dari rangkaian tersebut. (Lihat Bab 3 Elektronika Komputer Digital, A.P. Malvino).

Tabel Kebenaran R S Q Komentar 0 0 0 1 1 0 1 1 NC Tidak berubah 1 Set 0 0 0 1 1 0 1 1 NC Tidak berubah 1 Set 0 Reset * Pacu (Race) R dan S yang tinggi akan menimbulkan keadaan pacu. Karena itu R dan S yang tinggi harus dihindari dalam menggunakan penahan NOR.

Diagram Pewaktuan NOR Diagram pewaktuan (timing diagram) memberi gambaran bagaimana sinyal-sinyal masukan berinteraksi untuk menghasilkan sinyal keluaran.

Penahan NAND Gambar di sebelah kiri adalah rangkaian penahan dengan menggunakan gerbang NAND dan yang di sebelah kanan adalah ekivalensi De Morgan dari rangkaian tersebut.

Tabel Kebenaran * Pacu (Race) R S Q Komentar 0 0 0 1 1 0 1 1 1 Set 0 0 0 1 1 0 1 1 * Pacu (Race) 1 Set 0 Reset NC Tidak berubah Dalam keadaan normal, R dan S harus tinggi untuk menghindari keadaan pacu. Selama beroperasi, hanya satu di antara masukan yang diperbolehkan menjadi rendah.

Diagram Pewaktuan NAND Keluaran Q menjadi tinggi ketika R menjadi rendah, dan Q kembali kepada rendah pada saat S menjadi rendah.

Peredam Pelentingan Saklar Penahan RS sering digunakan sebagai peredam pelentingan saklar (switch debouncer). Bila posisi saklar dilontarkan dari keadaan terbuka menjadi tertutup, maka bagian-bagian kontak dari saklar akan terpelanting kemudian selama beberapa miliar detik saklar beralih antara keadaan putus-sambung sebelum akhirnya menempati posisi tertutup secara mentap. Suatu cara untuk menghilangkan efek kontak mendadak (contact bounce) tersebut adalah dengan menggunakan penahan RS dalam sambungan langsung dengan saklar.

Peredam Pelentingan Saklar

Pendetakan Tingkat Logika Komputer menggunakan ribuan flip-flop. Untuk mengkoordinasi akivitas seluruh sistem, sinyal gelombang persegi yang disebut clock dikirim ke setiap flip-flop. Sinyal ini mencegah flip-flop tersebut dari perubahan yang terjadi sebelum tibanya waktu yang tepat.

Pendetakan Tingkat Logika

Tugas Terstruktur 2 Bentuk gelombang pada gambar di atas dipakai untuk menggerakkan sebuah penahan RS yang dilengkapi pendetak. Apabila Q berkeadaan rendah sebelum waktu A: a. Pada titik manakah Q menjadi 1? b. Kapan Q direset ke 0?