ALU (2) Multiplication & Division a ) shifting register method b ) booth’s Representation b ) Parallel array Multiplication c ) parallel Array Divider.

Slides:



Advertisements
Presentasi serupa
Counter & Register Minggu 8.
Advertisements

Bus 3-State Sistem bus dapat dibangun dari gerbang 3-keadaan
ARITMETIKA KOMPUTER I. Pendahuluan
Arsitektur Komputer “Rangkaian Aritmatika”
ARCHITECTURE COMPUTER
WISNU HENDRO MARTONO,M.Sc
Operasi Aritmatika.
FUNGSI ARITMATIKA BINER
kode siklik tipe kode siklik enkoder siklik Pembahasan Pendahuluan
Matematika Biner dan Logika Biner
Sistem – Sistem Bilangan, Operasi dan kode
Organisasi dan Arsitektur Komputer
MATA KULIAH TEKNIK DIGITAL DISUSUN OLEH : RIKA SUSANTI, ST
PERKALIAN Operasi Aritmatika.
BAB 9 RANGKAIAN ARITMATIKA.
Integer Arithmatic Pembagian
4/20/2015 9:54 AM ORGANISASI KOMPUTER by TIM DOSEN STT PLN 1.
TEK 2524 Organisasi Komputer
ORGANISASI DATA.
1 Kuliah Rangkain Digital Kuliah 3 : Sistem Bilangan Teknik Komputer Universitas Gunadarma.
Pertemuan 12 Arithmetic Network di VLSI
Pertemuan 11 (Aritmatika)
“HALF ADDER DAN FULL ADDER”
ARITHMATIC LOGICAL UNIT (ALU)
RANGKAIAN DIGITAL SHIFT REGISTER.
COMPUTER ARITHMETIC.
ARITHMATIC LOGICAL UNIT (ALU)
Organisasi dan Arsitektur Komputer
CPU ARITHMATIC.
1 Pertemuan 21 Arithmetic: I Matakuliah: T0324 / Arsitektur dan Organisasi Komputer Tahun: 2005 Versi: 1.
SISTEM DIGITAL PENDAHULUAN Minggu 1.
PERTEMUAN 6 ARITMATIKA BINER
OPERASI PERKALIAN.
Flag Register.
Sistem Bilangan dan Kode
OPERASI ARITMATIKA Arsitektur Komputer.
Arithmatika Komputer Pertemuan – 2 Oleh : Tim Pengajar.
ORGANISASI dan ARSITEKTUR KOMPUTER
Sistem Bilangan 2.
RANGKAIAN DIGITAL SHIFT REGISTER.
ARITHMATIC LOGICAL UNIT (ALU)
Aritmetik Digital #11 Teknik Digital (IF) 2015.
9. Rangkaian Logika Kombinasional dan Sekuensial
Aritmetik Digital.
CPU ARITHMATIC.
ARITMATIKA DAN UNIT PENGOLAHAN DASAR
ORGANISASI KOMPUTER MATA KULIAH: ARITMATIKA PERTEMUAN 11
Transfer Register dan Mikrooperasi
Aritmatika digital.
UNIT ARITMATIKA.
C++: OPERATOR Yenni Astuti, S.T., M.Eng.
SIRKUIT ARITMATIKA.
Register dan Shift Register
COMPUTER ARITHMETIC.
WISNU HENDRO MARTONO,M.Sc
ARITHMATIC LOGICAL UNIT (ALU)
MATA KULIAH TEKNIK DIGITAL DISUSUN OLEH : RIKA SUSANTI, ST., M.ENG
Representasi Data: Operasi Aritmatika
Aritmatika Digital Penjumlah Paro (Half Adder)
WISNU HENDRO MARTONO,M.Sc
Aritmatika dan Logika Tari Mardiana, ST, M.Eng.
Shift Register Chapter 20
COMPUTER ARITHMETIC.
Sistem-Sistem Bilangan
Sistem-Sistem Bilangan
RANGKAIAN DIGITAL SHIFT REGISTER.
Andang, Elektronika Komputer Digital
OPERASI Arithmatika dan logika
MATAKULIAH SISTEM DIGITAL PERTEMUAN V RANGKAIAN ARITMATIK
SISTEM KOMPUTER ARITHMATIC LOGICAL UNIT (ALU) ARITHMATIC LOGIC UNIT 1. ARITHMATIC LOGIC YANG MENCAKUP : Adder (Penambahan) Subtracter (Pengurangan)
Transcript presentasi:

ALU (2) Multiplication & Division a ) shifting register method b ) booth’s Representation b ) Parallel array Multiplication c ) parallel Array Divider By : Maskie Z. Oematan

ALU (Arithmetic and Logic Unit) Perkalian antara bilangan  biner  adalah perkalian  yang paling mudah diantara  sistem  bilangan lainnya.

perkalian dilakukan menggunakan register geser kanan (Shift Right Register). Perhatikan contoh berikut :  Register A untuk menyimpan data yang akan dikalikan (Multiplicand).  Register B untuk menyimpan data pengali (Multiplier).  Register P untuk menyimpan hasil perkalian

Booth Representation Hasil komplemen-2 Both representation Hasil komplemen-2 Booth multiplication with a negative multiplier

Multiplication Cell Array Full Adder Si = Ai XOR Bi XOR Ci Ci+1 = Ai . Bi + Ai . Ci + Bi + Ci

Multiplication Cell Array Parallel Array Multiplication Multiplication Cell Array

Pembagian  Kebalikan dari perkalian, pembagian (Division) adalah suatu bentuk dari  pengurangan yang dilakukan berulang­ulang. Dan proses  ini  juga dapat  dilakukan pada rangkaian logika  dengan  cara  pengurangan  dan  penggeseran  ke  kiri  (menggunakan  shift­left register). Berikut adalah aturan dari pembagian:  Kurangkan  bilangan  pembagi  (Divisor)  dari  MSB  bilangan  yang  akan  dibagi(Dividend), lihat hasil pengurangan.  Langkah-Langkah : 1 ) buat jumlah bit dividend = 2 X jumlah Bit Divisor 2 ) apabila high nibble dividend selama proses / tiap step lebih kecil daripada nilai divisornya, maka geser ke kiri sebanya 1X lalu pindah ke step selanjutnya dan nilai quotient Q=0 3 ) apabila high nibble dividend > divisor, maka kurangi high nibble dividen dengan divisorkemudian geser bersama low nibblenya dan pindah ke step selanjutnya quotient Q=1 4 ) terus lakukan no 1,2,3 hingga jumlah bit ( banyaknya bit dividen) = banyknya bit divisor, maka proses telah berakhir dan didapat result dan sisa (Remainder)

Contoh : 45 ( 101101 ) / 6 ( 000110 ) D 000000 101101 d 000110 q = 0 Inisialisasi D 000001 01101 q = 00 d 000110 Diff(-) High nibble dividen > divisor D 000010 1101 q = 000 D 000101 101 q = 0001 d 000110 kurangi Diff(+) 000101 D 001010 1 q = 00011 d 000110 kurangi diff(+) 000100 D 001001 q = 000111 (HASIL = 7) d 000110 rem 000011 (Sisa = 3)

Parallel Array Divider FULL ADDER