Spesifikasi & Verifikasi Protokol Kelompok 14 Dhimas | Lindri | Moko | Huda J2F008019 – J2F008041 – J2F008060 – J2F008080

Pendahuluan Protokol yang realitis dan juga program implementasinya seringkali cukup rumit. Akibatnya, banyak penelitan tentang pencarian bentuk resim teknik matematika untuk melakukan spesifikasi dan verifikasi protokol. Berikut kita akan membahas beberapa modul dari teknik tersebut.

Model Mesin Keadaan Terbatas Konsep penting yang digunakkan oleh banyak model protokol adalah mesin keadaan terbatas (Finite State Machine). Dengan teknik ini, setiap mesin protokol (pengirim dan penerima) selalu berada pada keadaan spesifik untuk saat-saat tertentu.

State (Keadaan) State terdiri dari semua harga variabel-variabelnya, termasuk counter programnya. Umumnya, sebagian besar state dapat dikelompokan bersama-sama untuk keperluan analisis. Sebuah state khusus disebut sebagai keadaan awal. Keadaan ini berkaitan dengan deskripsi sistem pada saat awal beroprasi, atau berkaitan dengan posisi sesaat setelah mulai beroperasi.

Quadruple (S, M, I, T) Resminya model mesin berkeadaan terbatas dapat dianggap sebagai sebuah quadruple (S,M,I,T) dimana : S adalah himpunan keadaan dimana proses dan saluran dapat berbeda. M adalah himpunan frame yang dapat saling dipertukarkan melalui saluran. I adalah keadaan dari proses. T adalah himpunan transisi antara dua keadaan.

Analisis Ketercapaian Dari state awal, sebagian atau bahkan mungkin seluruh state dapat dijangkau melalui sejumlah transisi. Dengan menggunakan teori graph, kita dapat menentukan state-state mana yang akan tercapai dan mana yang tidak. Teknik ini disebut analisis Ketercapaian atau reachability analysis. Analisis ini sangat bermanfaat menentukan benar atau tidaknya suatu protokol.

Pada saat awal, semua proses berada pada masing-masing keadaan awalnya Pada saat awal, semua proses berada pada masing-masing keadaan awalnya. Kemudian event-event mulai terjadi, misalnya frame mulai bisa ditransmisikan atau timer dapat berhenti. Setiap event dapat menyebabkan suatu proses atau saluran mengambil aksi dan bergeser ke keadaan yang baru. Dengan mengurutkan masing-masing kemungkinan setiap keadaan yang akan mengikutinya, maka kita dapat membuat grafik ketercapaian dan melakukan analisis protokol.

Analisis ketercapaian dapat dipakai untuk mendeteksi bermacam-macam error dalam spesifikasi protokol. Misalnya, bila sebuah frame tertentu dapat terjadi pada keadaan tertentu dan mesin berkeadaan terbatas tidak mengatakan aksi apa yang perlu diambil, maka spesifikasi tersebut berada dalam error. Bila terdapat sebuah himpunan keadaan yang tidak mempunyai jalan keluar dan tidak memiliki progress yang bisa dibuat, maka kita sedang berhadapan dengan error lainnya.

Sifat penting protokol Salah satu sifat yang harus dipunyai protokol yang bernomor seri 1 bit adalah apapun jenis event yang terjadi, penerima tidak pernah mengirimkan dua buah paket bernomor seri ganjil tanpa sebuah paket bernomor seri genap. Pernyataan lainnya adalah bahwa tidak boleh ada lintasan dimana pengirim mengubah suatu keadaan sampai dua kali (misal, dari 0 ke 1 dan kembali ke 0) sementara penerima tetap konstan.

Sifat penting lainnya dari sebuah protokol adalah tidak adanya deadlock. Deadlock adalah suatu situasi dimana protokol tidak dapat lagi melakukan kegiatan lebih lanjut, apapun jenis event yang terjadi. Dalam model graph, sebuah deadlock ditandai oleh adanya subset keadaan yang dapat dijangkau dari keadaan awal dan memiliki dua sifat sebagai berikut : Tidak ada transisi apapun di luar subset. Tidak ada transisi apapun di luar subset yang menyebabkan kemajuan.

Verifikasi Protokol Finite State Machined Models Petri Net Models

Finite State Machined Models (a) State diagram for protocol 3. (b) Transmissions.

A Petri net with two places and two transitions. Petri Net Models A Petri net with two places and two transitions.

Petri Net Models (2) A Petri net model for protocol 3.

Terima Kasih