Presentasi sedang didownload. Silahkan tunggu

Presentasi sedang didownload. Silahkan tunggu

Bab 13 Rangkaian Logika Digital CMOS. Gerbang Logika CMOS Memanfaatkan hubungan logika seri atau paralel pada rangkaian “inverter” Memanfaatkan hubungan.

Presentasi serupa


Presentasi berjudul: "Bab 13 Rangkaian Logika Digital CMOS. Gerbang Logika CMOS Memanfaatkan hubungan logika seri atau paralel pada rangkaian “inverter” Memanfaatkan hubungan."— Transcript presentasi:

1 Bab 13 Rangkaian Logika Digital CMOS

2 Gerbang Logika CMOS Memanfaatkan hubungan logika seri atau paralel pada rangkaian “inverter” Memanfaatkan hubungan logika seri atau paralel pada rangkaian “inverter” Fungsi keseluruhan “active low” mengingat sifat fungsi dasarnya inverter. Fungsi keseluruhan “active low” mengingat sifat fungsi dasarnya inverter. Pada pull down saat jaringan aktif output NOL Pada pull down saat jaringan aktif output NOL

3 Hubungan Seri dan Paralel pada Pull Down Pada hubungan paralel pull- down aktif bila salah input aktif Pada hubungan paralel pull- down aktif bila salah input aktif Pada hubungan seri pull- down aktif bila kedua input aktif Pada hubungan seri pull- down aktif bila kedua input aktif

4 Hubungan Gabungan Seri, Paralel pada Pull Down Untuk hubungan gabungan seri dan paralel, keadaan pull-down dapat dilihat dari rangkaian hubungan seri dan paralel mulai dari titik output fungsi. Untuk hubungan gabungan seri dan paralel, keadaan pull-down dapat dilihat dari rangkaian hubungan seri dan paralel mulai dari titik output fungsi. Contoh: Simpul ouput terhubung dengan dua jalur paralel sehingga fungsi tertinggi adalah OR. Jalur pertama berisi sebuah FET dan jalur kedua kedua dua FET seri. Fungsi pada jalur kedua AND Contoh: Simpul ouput terhubung dengan dua jalur paralel sehingga fungsi tertinggi adalah OR. Jalur pertama berisi sebuah FET dan jalur kedua kedua dua FET seri. Fungsi pada jalur kedua AND

5 Hubungan Seri, Paralel, dan Gabungan pada Pull Up Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif

6 Hubungan Seri, Paralel, dan Gabungan pada Pull Up Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif

7 Hubungan Seri, Paralel, dan Gabungan pada Pull Up Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif Jaringan pull-up memberikan hubungan VDD ke output saat pull-down tidak aktif

8 Simbol FET untuk Digital Simbol NMOSFET Simbol NMOSFET –Sebagai pull-down –Input active high –Output active low Simbol PMOSFET Simbol PMOSFET –Sebagai pull-up –Input active low –Output active high

9 Gerbang NOR ABY

10 Gerbang NAND ABY

11 Gerbang XOR Dari tabel kebenaran Dari tabel kebenaran Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc. ABY

12 Gerbang XOR

13 Hubungan Pull-Up dan Pull- Down Hubungan pull-up dan pull-down saling komplementasi Hubungan pull-up dan pull-down saling komplementasi Hubungan seri di Pull-down diikuti hubungan paralel di Pull-Up Hubungan seri di Pull-down diikuti hubungan paralel di Pull-Up Sebaliknya hubungan paralel di pull-down diikuti hungungan seri di Pull-Up Sebaliknya hubungan paralel di pull-down diikuti hungungan seri di Pull-Up

14 Perancangan Rangkaian Bentuk Umum Y=f(input) Bentuk Umum Y=f(input) 1. Bentuk fungsi akhir 2. Negasi (invert)-kan dua kali (fungsi masih sama) 3. Lakukan de Morgan pada negasi dalam fungsi 4. Susun rangkaian Pull Down sesuai bentuk active- low hasil 3 – hubungan AND seri dan OR paralel 5. Susun rangkaian Pull Up sebagai komplemen rangkaian Pull Down – PD seri PU paralel dan PD paralel PUseri Microelectronic Circuits, Sixth Edition Sedra/Smith Copyright © 2010 by Oxford University Press, Inc.

15 Gerbang Kompleks Contoh Contoh

16 Menentukan Ukuran Transistor Resistansi satu jalur V DD atau 0 ke output dijaga sama Resistansi satu jalur V DD atau 0 ke output dijaga sama Contoh jalur PU Contoh jalur PU

17 Menentukan Ukuran Transistor Contoh jalur PD Contoh jalur PD

18 Contoh 13.7

19 Fan-in dan Fan-out Fan-in Fan-in Fan-out: jumlah maksimum beban sehingga gerbang logika masih berfungsi Fan-out: jumlah maksimum beban sehingga gerbang logika masih berfungsi Pada CMOS penambahan beban hanya akan berpengaruh pada delay Pada CMOS penambahan beban hanya akan berpengaruh pada delay

20 Perkembangan Teknologi IC Hukum Gordon Moore: jumlah transistor dalam IC naik dua kali setiap 2 tahun (dikoreksi menjadi setiap 18 bulan). Hukum Gordon Moore: jumlah transistor dalam IC naik dua kali setiap 2 tahun (dikoreksi menjadi setiap 18 bulan).

21 Impak Scaling ParameterHubunganFaktor scaling W, L, t ox 1/S V DD, V t 1/S Luas per DevaisWL1/S 2 C ox  ox /t ox S K n ’, k p ’  n C ox,  p C ox S C gate WLC ox 1/S tptp  C/k’V DD 1/S 3 Energi/siklusC V DD 2 1/S 2 PdinC V DD 2 /2t p 1/S 2 Kerapatan dayaP din /luas1

22 Saturasi Kecepatan Scaling FET dibawah 1um menimbulkan fenomena saturasi kecepatan elektron Scaling FET dibawah 1um menimbulkan fenomena saturasi kecepatan elektron Kecepatan elektron dengan E medan listrik Kecepatan elektron dengan E medan listrik Medan listrik kritis V DSsat parameter devais Medan listrik kritis V DSsat parameter devais Plot kecepatan elektron terhadap medan listrik Plot kecepatan elektron terhadap medan listrik Kecepatan elektron saturasi Kecepatan elektron saturasi

23 Karakteristik i DS -v DS MOS Submikron Arus dibatasi oleh adanya saturasi kecepatan elektron (saturasi tegangan drain source). Arus dibatasi oleh adanya saturasi kecepatan elektron (saturasi tegangan drain source).

24 Kurva i DS -v DS MOS Submikron Ada 4 area (region): cut-off, triode, saturasi, saturasi kecepatan Ada 4 area (region): cut-off, triode, saturasi, saturasi kecepatan Dengan memperhitungkan Dengan memperhitungkan

25 Kurva i DS -v GS MOS Submikron Kurva mengikuti bentuk linier pada saat saturasi kecepatan Kurva mengikuti bentuk linier pada saat saturasi kecepatan

26 Konduksi Subthreshold Bila tegangan di bawah ambang batas arus drain tidak nol sepenuhnya tetapi mengikuti persamaan jumlah elektron bebas Bila tegangan di bawah ambang batas arus drain tidak nol sepenuhnya tetapi mengikuti persamaan jumlah elektron bebas Arus naik 10x setiap kenaikan 2,3nV T (ingat model arus dioda reverse- bias) Arus naik 10x setiap kenaikan 2,3nV T (ingat model arus dioda reverse- bias)

27 Perkawatan dan interkoneksi Resistansi kawat tidak kol menyebabkan ada perbedaan tegangan V DD pada rangkaian dalam IC Resistansi kawat tidak kol menyebabkan ada perbedaan tegangan V DD pada rangkaian dalam IC

28 Perkawatan dan interkoneksi Perkawatan dengan resistansi tidak nol juga membuat sifat resistif-kapasitif dan ikut menentukan delay propagasi Perkawatan dengan resistansi tidak nol juga membuat sifat resistif-kapasitif dan ikut menentukan delay propagasi


Download ppt "Bab 13 Rangkaian Logika Digital CMOS. Gerbang Logika CMOS Memanfaatkan hubungan logika seri atau paralel pada rangkaian “inverter” Memanfaatkan hubungan."

Presentasi serupa


Iklan oleh Google