Presentasi sedang didownload. Silahkan tunggu

Presentasi sedang didownload. Silahkan tunggu

1 Logic and Computer Design Fundamental Chapter 3 Combinational Logic Design Part 1 : Implementation Technology and Logic Design M. Mano & Charles R. Kime.

Presentasi serupa


Presentasi berjudul: "1 Logic and Computer Design Fundamental Chapter 3 Combinational Logic Design Part 1 : Implementation Technology and Logic Design M. Mano & Charles R. Kime."— Transcript presentasi:

1 1 Logic and Computer Design Fundamental Chapter 3 Combinational Logic Design Part 1 : Implementation Technology and Logic Design M. Mano & Charles R. Kime 2008, Pearson Education, Inc

2 Chapter 3 - Part 1 2 Overview  Bagian 1 – Prosedur Desain Langkah-langkah  Spesifikasi  Formulasi  Optimisasi  Teknologi Pemetaan/mapping Dimulai dari Desain Hirarki Teknologi Pemetaan/mapping - AND, OR, dan NOT ke NAND atauNOR Verifikasi  Manual  Simulasi

3 Chapter 3 - Part 1 3 Overview (lanjutan)  Bagian 2 – Logika kombinasional Fungsi dan blok fungsional Dasar Permulaan fungsi logika Men-decode dengan menggunakan Decoders  Implementasi Fungsi Kombinasional dengan Decoders Meng-encode dengan menggunakan Encoders Implementasi Fungsi Kombinasional dengan Encoder. Memilih dengan menggunakan Multiplekser  Implementasi Fungsi Kombinasional dengan Multiplekser.

4 Chapter 3 - Part 1 4 Rangkaian Kombinasional  Suatu rangkaian logika kombinasional mempunyai: Suatu set dari m input Boolean, Suatu set dari n output Boolean dan n fungsi switching, masing2 mapping 2 m input kombinasi ke output yang mana output tergantung hanya pada nilai input-nya.  Blok diagram: m Boolean Inputs n Boolean Outputs Combinatorial Logic Circuit

5 Chapter 3 - Part 1 5 Prosedur Desain. 1.Spesifikasi Tuliskan spesifikasi untuk rangkaian bila salah satu belum memungkinkan. 2.Formulasi Carilah Tabel kebenaran atau awal persamaan Boolean yang mendefinisikan hubungan yang dibutuhkan antara input dan output, bila belum ada dispesifikasi-nya. Aplikasikan desain hirarki yang sesuai 3.Optimisasi Aplikasikan optimisasi 2-level dan multiple-level Gambar diagram logika atau buatlah netlist untuk menyelesaikan rangkaian dengan menggunakan AND, OR, dan inverter

6 Chapter 3 - Part Teknologi Pemetaan/mapping Petakan diagram logika atau netlist ke teknologi implementasi yang dipilih. 5.Verifikasi Verifikasikan kebenaran dari desain yang sudah final secara manual atau dengan simulasi. Prosedur Desain.

7 Chapter 3 - Part 1 7 Contoh Desain: 1.Spesifikasi Kode Konverter BCD ke Excess-3 Nyatakan kode BCD untuk digit desimal ke kode Excess-3 untuk digit desimal Code word BCD untuk digit 0 sampai 9, dengan 4-bit, masing2: 0000 to 1001, Code word Excess-3 untuk digit 0 sampai 9, dengan 4-bit, merupakan penambahan 3 (binary 0011) ke masing2 code word BCD Implementasin-kan:  Rangkaian multiple-level  Gerbang NAND (termasuk inverters)

8 Chapter 3 - Part Formulasi Konversi-kan kode 4-bit dengan tabel kebenaran. Variabel - BCD: A,B,C,D Variabel - Excess-3 W,X,Y,Z Don’t Cares - BCD 1010 to 1111 Contoh Desain (lanjutan):

9 Chapter 3 - Part Optimisasi * Dengan 2-level K-maps W = A + BC + BD X = C + D + B Y = CD + Z = B C D B C D D Contoh Desain (lanjutan):

10 Chapter 3 - Part Optimisasi (lanjutan) b.Multiple-level menggunakan transformasi W = A + BC + BD X = C + D + B Y = CD + Z = G = = 23 Dilakukan ekstraksi, pencarian faktor: T 1 = C + D W = A + BT 1 X = T 1 + B Y = CD + Z = G = = 19 B C DB C D D B C D C D D Contoh Desain (lanjutan):

11 Chapter 3 - Part Optimisasi (lanjutan) b.Multiple-level menggunakan transformasi T 1 = C + D W = A + BT 1 X = T 1 + B Y = CD + Z =G = 19 Tambahan ekstraksi tidak ditunjukkan pada text bila dengan Boolean transformasi : ( = C + D = ): W = A + BT 1 X = T 1 + B Y = CD + Z = G = = 16! B C D C D D B T1T1 D T1T1 C D T1T1 Contoh Desain (lanjutan):

12 Chapter 3 - Part Teknologi Pemetaan: Mapping dengan library berisi inverters dan 2-input NAND, 2-input NOR, and 2-2 AOI gates A B C D W X Y Z Contoh Desain (lanjutan):

13 Chapter 3 - Part 1 13 Dimulai dari Desain Hirarki  Untuk mengontrol kompleksitas dari pemetaan fungsi inputs ke outputs: Ringkaslah fungsi ke bagian2 yang lebih kecil – disebut Blok Ringkaslah masing2 fungsi blok ke blok2 yang lebih kecil – ulangi sampai seluruh blok sudah cukup kecil. Setiap blok yang sudah tidak dapat diringkas disebut: primitive block Kumpulan seluruh blok termasuk peringkasan-nya adalah suatu hierarchy  Contoh: 9- pohon input paritas (lihat slide berikut) Level Atas: 9 inputs, 1- output Level ke-2: Empat 3-bit pohon paritas ganjil pada 2-levels Level ke-3: Dua 2-bit fungsi exclusive-OR Primitives: Empat 2-input gerbang NAND Desain membutuhkan 4 X 2 X 4 = 32 dari 2-input gerbang NAND

14 Chapter 3 - Part 1 14 Contoh Hirarki untuk Pohon Paritas B O X 0 X 1 X 2 X 3 X 4 X 5 X 6 X 7 X 8 Z O 9-Input odd function (a) Symbol for circuit 3-Input odd function A 0 A 1 A 2 B O 3-Input odd function A 0 A 1 A 2 B O 3-Input odd function A 0 A 1 A 2 B O 3-Input odd function A 0 A 1 A 2 X 0 X 1 X 2 X 3 X 4 X 5 X 6 X 7 X 8 Z O (b) Circuit as interconnected 3-input odd function blocks B O A 0 A 1 A 2 (c) 3-input odd function circuit as interconnected exclusive-OR blocks (d) Exclusive-OR block as interconnected NANDs

15 Chapter 3 - Part 1 15 Fungsi Reusable  Bila memungkinkan, akan diusahakan meringkas suatu desain yang kompleks kedalam kesatuan, reusable function blocks  Blok tersebut adalah Terverifikasi dan didokumentasikan secara baik. Ditempatkan pada library untuk dapat dipakai kedepan.

16 Chapter 3 - Part 1 16 Top-Down versus Bottom-Up  Suatu top-down design diproses dari yang abstrak, spesifikasi level atas ke desain yang lebih detail sekali dengan mengkoposisikan kembali dengan baik dan cermat.  Suatu bottom-up design diawali dengan detail blok primitif dan mengkombinasikan nya ke blok fungsi yang lebih besar dan lebih kompleks.  Desain umumnya memproses top-down untuk mengetahui building blocks dari CPU yang lengkap ke gerbang logika primitif atau komponen elektronik.  Pada bab ini lebih banyak belajar tentang kombinasional blok yang digunakan pada desain top down.

17 Chapter 3 - Part 1 17 Teknologi Pemetaan  Prosedur Pemetaan Ke gerbang NAND Ke gerbang NOR Pemetaan yang meliputi ke berbagai tipe dari blok logika secara utuh, perlu membaca tambahan : Advanced Technology Mapping.

18 Chapter 3 - Part 1 18 Pemetaan ke gerbang NAND  Asumsi: Loading dan delay dari gerbang diabaikan. Cell library berisi inverter dan n-input gerbang NAND, n = 2, 3, … Skema dari AND, OR, inverter untuk rangkaian memungkinkan  Pemetaan diselesaikan dengan : Menggantikan simbol AND dan OR, Memasukkan inverter ke rangkaian fan-out points, dan Meng-cancel inverter pairs

19 Chapter 3 - Part 1 19 Algoritma Pemetaan NAND 1.Gantikan AND dan OR: 1.Ulangi langkah2 berikut –nya sampai ada paling tidak satu inverter antara : a.Input rangkaian atau pemicu output gerbang NAND dan b.Gerbang input NAND terkait

20 Chapter 3 - Part 1 20 Contoh Pemetaan NAND

21 Chapter 3 - Part 1 21 Pemetaan ke gerbang NOR  Asumsi: Loading dan delay dari gerbang diabaikan. Cell library berisi inverter dan n-input gerbang NAND, n = 2, 3, … Skema dari AND, OR, inverter untuk rangkaian memungkinkan  Pemetaan diselesaikan dengan : Menggantikan simbol AND dan OR, Memasukkan inverter ke rangkaian fan-out points, dan Meng-cancel inverter pairs

22 Chapter 3 - Part Gantikan AND dan OR: 2.Ulangi langkah2 berikut –nya sampai ada paling tidak satu inverter antara : a.Input rangkaian atau pemicu output gerbang NAND dan b.Gerbang input NAND terkait Algoritma Pemetaan NOR

23 Chapter 3 - Part 1 23 A B C D E F (c) F A B X C D E (b) A B C D E F (a) Contoh Pemetaan NOR

24 Chapter 3 - Part 1 24oses formulasi  Verifikasi- menunjukkan desain rangkaian final mengimplementasikan spesifikasi asli/yang seharusnya’  Spesifikasi yang sederhana: tabel kebenaran/truth tables Persamaan Boolean Kode HDL  Bila hasil dari bentuk formulasi diatas seperti bukan spesifikasi asli, ini sangat kritis bahwa proses formulasi kecil kemungkinan untuk verifikasi menjadi valid! Verifikasi

25 Chapter 3 - Part 1 25 Metode Verifikasi Dasar.  Analisa Logika Manual Carilah tabel kebenaran atau persamaan Boolean untuk rangkaian final. Bandingkan tabel kebenaran rangkaian final dengan tabel kebenaran yang dispesifikasikan. atau Tunjukkan bahwa persamaan Boolean untuk rangkaian final adalah sama dengan persamaan Boolean yang dispesifikasikan.  Simulasi Simulasikan rangkaian final (atau netlist-nya, kemungkinan dituliskan dalam HDL) dan tabel kebenaran yang dispesifikasi- kan, persamaan atau diskripsi HDL dengan menggunakan test nilai input yang koreksi dan validasinya baik. Test untuk rangkaian kombinasional adalah aplikasi dari semua kemungkinan “care” kombinasi input dari spesifikasinya.

26 Chapter 3 - Part 1 26 Contoh Verifikasi : Analisa Manual  Konversi Kode BCD-ke-Excess 3 Carilah Persamaan Boolean SOP dari rangkaian final Carilah tabel kebenaran dari persamaan ini. Bandingkan dengan tabel kebenaran yang diformulasikan.  Carilah Persamaan Boolean: T 1 = C + D = C + D W = A (T 1 B) = A + B T 1 X = (T 1 B) (B ) = T 1 + B Y = C + D = CD + D C D C B C D C D

27 Chapter 3 - Part 1 27  Carilah tabel kebenaran rangkaian dari persamaan dan bandingkan dengan tabel kebenaran yang dispesifikasikan. Tabel telah sesuai!! Contoh Verifikasi : Analisa Manual

28 Chapter 3 - Part 1 28 Contoh Verifikasi : Simulasi  Prosedur Simulasi: Gunakan schematic editor atau text editor untuk memasukkan representasi level gerbang dari rangkaian final. Gunakan waveform editor atau text editor untuk memasukkan test yang terdiri dari urutan kombinasi input untuk diaplikasikan pada rangkaian.  Test ini akan memberikan garansi kebenaran dari rangkaian bila respon simulasinya adalah benar.  Penerapan semua kemungkinan “care” kombinasi input, generasi beberapa test akan menjadi sulit.

29 Chapter 3 - Part 1 29  Masukkan Rangkaian skema Konverter Kode BCD-to-Excess-3. AOI symbol not available Contoh Verifikasi : Simulasi

30 Chapter 3 - Part 1 30  Masukkan waveform yang mengaplikasikan semua kemungkinan kombinasi input.  Apakah semua kombinasi input BCD ada? (Low adalah nol dan high adalah satu) Contoh Verifikasi : Simulasi

31 Chapter 3 - Part 1 31  Jalankan simulasi dari rangkaian untuk 120 ns  Apakah simulasi kombinasi output cocok dengan tabel kebenaran yang asli? Contoh Verifikasi : Simulasi

32 Chapter 3 - Part 1 32 Terms of Use  All (or portions) of this material © 2008 by Pearson Education, Inc.  Permission is given to incorporate this material or adaptations thereof into classroom presentations and handouts to instructors in courses adopting the latest edition of Logic and Computer Design Fundamentals as the course textbook.  These materials or adaptations thereof are not to be sold or otherwise offered for consideration.  This Terms of Use slide or page is to be included within the original materials or any adaptations thereof.

33 PR dan Tugas  3-2  3-3  3-8  3-10  Kerjakan di kelas: Buatlah suatu rangkaian kombinasi jika keluaran =1 bila input variabel (4 bit) mempunyai jumlah ‘1’ lebih besar dari ‘0’ Chapter 3 - Part 1 33


Download ppt "1 Logic and Computer Design Fundamental Chapter 3 Combinational Logic Design Part 1 : Implementation Technology and Logic Design M. Mano & Charles R. Kime."

Presentasi serupa


Iklan oleh Google